半导体器件性能改进制造技术

本文描述的实施例在高压退火工艺之后提供热处理工艺以将氢保持在场效应晶体管中的沟道区与栅介电层之间的界面处，同时从栅介电层的主体部分去除氢。热处理工艺可以减小由高压退火引起的阈值电压偏移量。高压退火和热处理工艺可以在形成栅介电层之后的任何时间实施，因此不会中断现有的工艺流程。本发明专利技术的实施例还涉及半导体器件性能改进。

Performance Improvement of Semiconductor Devices

The embodiments described herein provide a heat treatment process after the high pressure annealing process to maintain hydrogen at the interface between the channel region and the gate dielectric layer in the field effect transistor, while removing hydrogen from the main part of the gate dielectric layer. Heat treatment process can reduce the threshold voltage offset caused by high voltage annealing. High-pressure annealing and heat treatment processes can be implemented at any time after the formation of gate dielectrics, so existing processes will not be interrupted. The embodiment of the present invention also relates to performance improvement of semiconductor devices.

【技术实现步骤摘要】
半导体器件性能改进
本专利技术的实施例涉及半导体器件性能改进。
技术介绍
随着半导体工业进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经引起三维设计的发展，诸如鳍式场效应晶体管(FinFET)。FinFET器件通常包括具有高高宽比的半导体鳍，并且在半导体鳍中形成沟道和源极/漏极区。利用沟道的增大的表面积的优点，在鳍结构的侧面上方并且沿着侧面形成(例如，包裹)栅极，以产生更快、更可靠且更好控制的半导体晶体管器件。然而，随着按比例缩小，呈现了新的挑战。
技术实现思路
本专利技术的实施例提供了一种半导体结构，包括：有源区，位于衬底上，所述有源区具有沟道区；栅极结构，位于所述有源区的所述沟道区上方，其中，所述栅极结构包括：界面层，位于所述有源区上方；栅介电层，位于所述界面层上方；和栅电极层，位于所述界面层上方；并且其中，所述界面层中的氢的峰值浓度与所述栅介电层中的氢的峰值浓度的比率在0.1至10的范围内。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：对具有栅介电层的结构实施高压退火工艺，以将氢引入至所述栅介电层和沟道区之间的界面，其中，所述栅介电层形成在有源区的沟道区上方；以及在实施所述高压退火工艺之后，实施退火后处理以减少所述栅介电层中的氢。本专利技术的又一实施例提供了一种形成半导体器件的方法，包括：在有源区的沟道区上方形成栅极结构，其中，所述栅极结构包括位于所述有源区上方的栅介电层；在第一压力下退火所述栅极结构以将氢引入到所述栅介电层与所述沟道区之间的界面；以及在第二压力下对所述栅极结构实施退火后处理以减少所述栅介电层中的氢，其中，所述第一压力高于所述第二压力。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1C、图2A至图2B、图3A至图3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B和图8A至图8B是根据一些实施例的在形成半导体器件的示例工艺中的中间阶段的各个中间结构的各种视图。图9是根据一些实施例的在高压退火工艺之后的晶体管器件的沟道区的截面图。图10是根据一些实施例的在退火后处理工艺之后的晶体管器件的沟道区的截面图。图11包括根据一些实施例的在具有和没有示例性退火后处理工艺的情况下形成的器件中的示例氢浓度分布。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。术语“氢”可以包括氢(H)、氘(D)以及氢的其他同位素。本文描述了形成诸如包括鳍式场效应晶体管(FinFET)的半导体器件的方法以及由该方法形成的结构。特别地，本专利技术的实施例提供了通过高压退火工艺和用于阈值电压恢复的退火后处理工艺来改进FinFET性能的方法。在形成FinFET上的栅极结构的上下文中描述本文描述的示例实施例。本专利技术的一些方面的实现可以用于其他工艺中、其他器件中和/或其他层中。例如，其他示例器件可以包括平面FET、横向全环栅(HGAA)FET、垂直全环栅(VGAA)FET以及其他器件。描述了示例方法和结构的一些变型。本领域普通技术人员将容易地理解在其他实施例的范围内可以预期的其他修改。虽然方法实施例可以以特定顺序描述，但是各种其他方法实施例可以按照任何逻辑顺序实施，并且可以包括比在此描述的更少或更多的步骤。图1A-图1C至图8A-图8B是根据一些实施例的在形成半导体器件的示例工艺中的中间阶段处的各个中间结构的视图。特别地，图1A-图1C至图8A-图8B描述了用替换栅极工艺形成FinFET结构的阶段。图1A、图1B和图1C示出了根据一些实施例的在形成半导体器件的示例工艺中的阶段处的中间结构的不同视图。图1A和图1B是中间结构的不同截面图，而图1C是中间结构的立体图。鳍74位于半导体衬底70上。隔离区78位于半导体衬底70上并且设置在相邻的鳍74之间。每个鳍74位于隔离区78之上并且从相邻的隔离区78之间突出。沿着鳍74的侧壁并且在鳍74的顶面上方形成栅极堆叠件(或更一般地说，栅极结构)，其中每个栅极堆叠件包括界面电介质80、伪栅极层82和掩模84。源极/漏极区52a-f设置在鳍74的相应的区域中。图1C进一步示出了在其他图中使用的参考截面。截面A-A位于沿着例如相对的源极/漏极区52a-c之间的一个鳍74中的沟道的平面中。截面B-B处于与截面A-A垂直的平面中，并且跨过相邻鳍74中的源极/漏极区52a和源极/漏极区52d。以“A”标记结尾的图示出了对应于截面A-A的处理在各种情况下的截面图，并且以“B”标记结尾的图示出了对应于截面B-B的处理在各种情况下的截面图。在一些图中，可以省略其中示出的组件或部件的一些附图标记以避免模糊其他组件或部件；这是为了便于描述图。半导体衬底70可以是或包括可以掺杂(例如，用p型或n型掺杂剂)或未掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。半导体衬底70的半导体材料可以包括包含硅(Si)或锗(Ge)的元素半导体；化合物半导体；合金半导体；或它们的组合。诸如通过在鳍74之间蚀刻沟槽，鳍74可以由半导体衬底70形成。隔离区78可以形成在鳍74之间的沟槽中。隔离区78可以包括或者可以是绝缘材料，诸如氧化物(诸如氧化硅)、氮化物等或它们的组合。鳍74从相邻的隔离区78之间突出，这可以至少部分地由此将鳍74描绘为半导体衬底70上的有源区。鳍74和隔离区78可以通过任何可接受的工艺形成并且可以包括任何可接受的材料。在一些实例中，鳍74可以包括异质外延结构(例如，与半导体衬底70的半导体材料晶格失配的材料)或其他结构。栅极堆叠件位于鳍74上方并且垂直于鳍74横向延伸。可以通过顺序地形成各个层，然后将这些层图案化成栅极堆叠件来形成用于栅极堆叠件的界面电介质80、伪栅极层82和掩模84。界面电介质80可以包括或者可以是氧化硅、氮化硅等或它们的多层。伪栅极层82可以包括或者可以是硅(例如多晶硅)或另一种材料。掩模84可以包括或是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。可以使用任何可接受的工艺来沉积和然后图案化用于界面电介质80、伪栅极层82和掩膜84的层，以形成用于每个栅极堆叠件的掩膜84、伪本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：有源区，位于衬底上，所述有源区具有沟道区；栅极结构，位于所述有源区的所述沟道区上方，其中，所述栅极结构包括：界面层，位于所述有源区上方；栅介电层，位于所述界面层上方；和栅电极层，位于所述界面层上方；并且其中，所述界面层中的氢的峰值浓度与所述栅介电层中的氢的峰值浓度的比率在0.1至10的范围内。

【技术特征摘要】
2017.09.29 US 62/565,890;2018.04.13 US 15/952,7141.一种半导体结构，包括：有源区，位于衬底上，所述有源区具有沟道区；栅极结构，位于所述有源区的所述沟道区上方，其中，所述栅极结构包括：界面层，位于所述有源区上方；栅介电层，位于所述界面层上方；和栅电极层，位于所述界面层上方；并且其中，所述界面层中的氢的峰值浓度与所述栅介电层中的氢的峰值浓度的比率在0.1至10的范围内。2.根据权利要求1所述的半导体结构，其中，所述界面层包括原生氧化物、氧化硅、氮化硅、氮氧化硅或它们的组合。3.根据权利要求1所述的半导体结构，其中，所述界面层具有从大于0nm至5nm的范围内的厚度。4.根据权利要求1所述的半导体结构，其中，所述栅介电层包括高k介电层、氧化硅层、氮氧化硅层、氮化硅层或它们的组合。5.根据权利要求1所述的半导体结构，其中，所述界面层中的氢的峰值浓度与所述栅介电层中的氢的峰值浓度的比率在2.7至5的范围内。...

【专利技术属性】
技术研发人员：栾洪发，张惠政，赵晟博，顾文昱，陈毅帆，彭峻彦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71