The invention discloses a semiconductor structure and a manufacturing method thereof. An asymmetric critical multi-spacing layout of semiconductor structures with different gate spacing is proposed to reduce parasitic capacitance between gates and improve the cut-off frequency. Semiconductor structures may include fins on a substrate. A semiconductor structure may also include a first gate structure formed on a fin and separated by a first interval and a second gate structure. The semiconductor structure may also include a third gate structure formed on a fin between the first gate structure and the second gate structure. The third gate structure can be separated from the first gate structure by a second interval and a third interval larger than the second interval by a second gate structure. The semiconductor structure also includes a source region formed between the first gate structure and the third gate structure and a drain region formed between the third gate structure and the second gate structure.
【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术实施例是有关一种半导体结构及其制造方法。
技术介绍
鳍式场效晶体管(finFET)与平面场效晶体管相比具有几个优点,例如(i)降低功耗、(ii)改进阈值电压控制、(iii)通道控制、以及(iv)漏电流特性。然而,由于鳍片和栅极之间的表面积,相较于平面场效晶体管,鳍式场效晶体管的寄生电容(例如源极/漏极(S/D)接触件和栅极结构之间)可能较大。寄生电容会对场效晶体管的截止频率(fT)产生不利影响,而截止频率为场效晶体管的频率响应设定了一个边界。
技术实现思路
根据本揭示内容的多个实施方式,是提供一种半导体结构,包括一基板、一第一栅极结构、一第二栅极结构、一第三栅极结构、一源极区域、以及一漏极区域。基板上设置有一或多个鳍片。第一栅极结构设置于一或多个鳍片上。第二栅极结构设置于一或多个鳍片上,并与第一栅极结构分隔至少一第一间隔。第三栅极结构设置于一或多个鳍片上,使得第二栅极结构位于第一栅极结构与第三栅极结构之间,其中第三栅极结构与第二栅极结构分隔至少一第二间隔,且第二间隔大于第一间隔。源极区域形成于第一栅极结构与第二栅极结构之间的一或多个鳍片的一部分中。漏极区域形成于第二栅极结构与第三栅极结构之间的一或多个鳍片的一部分中。根据本揭示内容的多个实施方式,是提供一种半导体结构,包括一第一栅极结构、一第二栅极结构、一第三栅极结构、一源极区域、以及一漏极区域。第一栅极结构和第二栅极结构分隔一第一间隔,并设置于一基板之上,基板上具有多个鳍片。第三栅极结构设置于第一栅极结构与第二栅极结构之间,其中第三栅极结构与第一栅极结构分隔一第二间隔,而与第 ...
【技术保护点】
1.一种半导体结构,其特征在于,包括:一基板,其上设置有一或多个鳍片;一第一栅极结构,其设置于该一或多个鳍片上;一第二栅极结构,其设置于该一或多个鳍片上,并与该第一栅极结构分隔至少一第一间隔;一第三栅极结构,其设置于该一或多个鳍片上,使得该第二栅极结构位于该第一栅极结构与该第三栅极结构之间,其中该第三栅极结构与该第二栅极结构分隔至少一第二间隔,且该第二间隔大于该第一间隔;一源极区域,其形成于该第一栅极结构与该第二栅极结构之间的该一或多个鳍片的一部分中;以及一漏极区域,其形成于该第二栅极结构与该第三栅极结构之间的该一或多个鳍片的一部分中。
【技术特征摘要】
2017.09.28 US 62/564,636;2018.01.31 US 15/885,5961.一种半导体结构,其特征在于,包括:一基板,其上设置有一或多个鳍片;一第一栅极结构,其设置于该一或多个鳍片上;一第二栅极结构,其设置于该一或多个鳍片上,并与该第一栅极结构分隔至少一第一间隔;一第三栅极结构,其设置于该一或多个鳍片上,使得该第二栅极结构位于该第一栅极结构与该第三栅极结构之间,其中该第三栅极结构与该第二栅极结构分隔至少一第二间隔,且该第二间隔大于该第一间隔;一源极区域,其形成于该第一栅极结构与该第二栅极结构之间的该一或多个鳍片的一部分中;以及一漏极区域,其形成于该第二栅极结构与该第三栅极结构之间的该一或多个鳍片的一部分中。2.如权利要求1所述的半导体结构,其特征在于,该第一栅极结构包括在该一或多个鳍片之上的一第一顶部、在该一或多个鳍片的一侧壁上的一第一侧部、以及在该一或多个鳍片之间的一隔离区域上的一第一底部;该第二栅极结构包括在该一或多个鳍片之上的一第二顶部、在该一或多个鳍片的一侧壁上的一第二侧部、以及在该一或多个鳍片之间的该隔离区域上的一第二底部;该第三栅极结构包括在该一或多个鳍片之上的一第三顶部、在该一或多个鳍片的一侧壁上的一第三侧部、以及在该一或多个鳍片之间的该隔离区域上的一第三底部;其中该第一顶部与该第二顶部分隔至少该第一间隔,而该第二顶部与该第三顶部分隔至少该第二间隔;其中该第一侧部与该第二侧部分隔至少该第一间隔,而该第二侧部与该第三侧部分隔至少该第二间隔;以及其中该第一底部与该第二底部分隔至少该第一间隔,而该第二底部与该第三底部分隔至少该第二间隔。3.如权利要求1所述的半导体结构,其特征在于,该第一间隔和该第二间隔的一总和为110nm至300nm。4.如权利要求2所述的半导体结构,其特征在于,还包括:一第四栅极结构,其设置于该第三栅极结构旁的该一或多个鳍片上,并与该第三栅极结构分隔至少一第三间隔;一第五栅极结构,其设...
【专利技术属性】
技术研发人员:陈维邦,郑志成,张简旭珂,郭廷晃,
申请(专利权)人:台湾积体电路制造股份有限公司,
类型:发明
国别省市:中国台湾,71
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