半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽；在所述凹槽内形成锗硅层。本发明专利技术半导体器件的形成方法工艺控制简单，所形成的半导体器件性能佳。

Formation of Semiconductor Devices

A method for forming a semiconductor device includes: providing a semiconductor substrate with a first device region and a second device region, respectively having a gate structure; forming a shielding layer covering the surface of the semiconductor substrate and the gate structure; and forming a mask layer covering the first device region. The shielding layer of the second device region is thinned to expose the top surface of the shielding layer on the gate structure of the first device region; the shielding layer and the semiconductor substrate on both sides of the gate structure of the second device region are etched to form grooves on both sides of the gate structure of the second device region; and a germanium silicon layer is formed in the groove. The forming method of the semiconductor device of the invention has simple process control and good performance of the formed semiconductor device.

【技术实现步骤摘要】
半导体器件的形成方法
本专利技术涉及半导体领域，尤其涉及一种半导体器件的形成方法。
技术介绍
随着超大规模集成电路技术的迅速发展，MOSFET器件的关键尺寸以及栅极氧化层不断的缩小，导致载流子的迁移率大大降低，从而引起器件开态电流的降低并导致器件性能的退化。研究发现，锗材料中的电子迁移率是硅材料中的两倍，空穴迁移率是硅材料中的4倍。因此，锗硅(SiGe)工艺被提出，该工艺可以通过提高载流子迁移率来提高器件的性能，成为了45纳米及以下技术节点中重要和核心的工艺技术。其中，嵌入式锗硅源漏技术(EmbeddingSiGe)被用来在沟道中产生单轴应力来提高PMOS晶体管的空穴迁移率，从而提高它的电流驱动能力。请参考图1-3，图示出了现有技术的嵌入式锗硅源漏的形成方法。具体地，参考图1，半导体衬底100包括NMOS晶体管区域、PMOS晶体管区域和位于两者之间的隔离结构110，NMOS晶体管区域和PMOS晶体管区域上具有栅极结构120，栅极结构120包括栅介质层121、栅电极层122和硬掩膜层123。首先，如图1所示，形成覆盖半导体衬底100和栅极结构120的氮化硅阻挡层；接着，如图2所示，形成覆盖NMOS区域的光刻胶层140，以所述光刻胶层140为掩膜刻蚀PMOS区域的阻挡层130和栅极结构120两侧的半导体衬底100，形成凹槽150；然后，如图3所示，在所述凹槽150内填充锗硅材料，形成具有嵌入式锗硅源漏的PMOS晶体管。但是，现有技术形成具有嵌入式锗硅源漏的PMOS晶体管的性能不佳。
技术实现思路
本专利技术解决的问题是，现有技术形成的具有嵌入式锗硅源漏器件的性能不佳。为解决上述问题，本专利技术提出了一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽，在所述刻蚀工艺中，所述第一器件区域和第二器件区域的栅极结构上的遮蔽层也被刻蚀；以及在所述凹槽内形成锗硅层。可选地，所述栅极结构包括依次位于半导体衬底上的栅介质层、栅电极层和硬掩膜层。可选地，所述半导体器件的形成方法还包括，在所述凹槽内形成锗硅层后，去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层。可选地，所述遮蔽层和所述硬掩膜层的材料为氮化硅。可选地，所述去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层采用磷酸溶液，溶液温度为90℃～200℃。可选地，所述遮蔽层的厚度为可选地，减薄所述掩膜层采用的气体为O2、H2、CH4、CO2和SO2中的一种或几种。可选地，减薄所述掩膜层采用的气体还包括N2和He中的一种或两种。可选地，所述半导体器件的形成方法还包括，在所述凹槽内形成锗硅层前，去除所述掩膜层。可选地，在所述凹槽内形成锗硅层采用的气体包括H2Cl2Si2，HCl和GeH4。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术实施例的半导体器件的形成方法中，在形成位于第二器件区域栅极结构两侧的凹槽前，减薄了覆盖第一器件区域的掩膜层，暴露出了第一器件区域的栅极结构上的遮蔽层的顶表面，使得在刻蚀工艺中，第一器件区域和第二器件区域的栅极结构上的遮蔽层可以被同时刻蚀，刻蚀去除的遮蔽层以及栅极结构顶部的硬掩膜的厚度相同或者相近。因此，在后续去除第一器件区域和第二器件区域的剩余遮蔽层和硬掩膜层时，刻蚀工艺控制简单，不会因为两个区域的栅极结构顶部剩余的介质层的厚度不同，而造成介质材料残余或者栅电极关键尺寸减小等问题，有利于提高半导体器件的性能。附图说明图1-图3是现有技术的CMOS晶体管的形成过程中的中间结构示意图；图4-图10是本专利技术实施例的半导体器件的形成过程中的中间结构示意图。具体实施方式由
技术介绍
可知，现有技术形成的具有嵌入式锗硅源漏器件的性能不佳。本专利技术的专利技术人研究了现有技术的嵌入式锗硅源漏的形成方法发现，参考图3，现有技术中在PMOS晶体管源漏区域形成锗硅源漏后，接着会去除NMOS晶体管区域和PMOS晶体管区域的氮化硅阻挡层130以及栅极结构120顶部的氮化硅硬掩膜层；但是，同时参考图2和图3，在刻蚀PMOS晶体管区域栅极结构120两侧的半导体衬底100形成凹槽150的过程中，PMOS晶体管区域的栅极结构120顶表面上的氮化硅阻挡层130被去除，硬掩膜层123被部分去除，而NMOS区域的氮化硅阻挡层130和硬掩膜层123由于光刻胶层140的保护，没有任何的损失。因此，在后续去除氮化硅阻挡层130和氮化硅硬掩膜层123的过程中，如果湿法刻蚀的时间过长，虽然两个区域的氮化硅层完全会被去除，但由于PMOS晶体管区域的氮化硅层较薄，氮化硅层被去除后，栅电极(多晶硅)会长时间暴露在刻蚀溶液中，导致PMOS晶体管区域的栅电极尺寸减小；但是，如果湿法刻蚀时间不够，NMOS晶体管区域的上残留的氮化硅层较厚，刻蚀不干净，会形成氮化硅材料缺陷，影响后续的晶体管电学连接；此外，由于去除氮化硅层的工艺通常采用湿法刻蚀，刻蚀溶液的使用周期长短不一，新旧溶液对氮化硅的刻蚀速率也不尽相同，工艺控制困难。综上原因，使得现有技术形成的具有嵌入式锗硅源漏的器件性能不佳。基于以上研究，本专利技术的专利技术人提出了一种半导体器件的形成方法，在半导体衬底的第一器件区域和第二器件区域形成覆盖半导体衬底表面和栅极结构的遮蔽层、以及形成覆盖第一器件区域的掩膜层后，减薄所述掩膜层，暴露出第一器件区域的栅极结构上的遮蔽层的顶表面；再刻蚀第二器件区域的遮蔽层和半导体衬底，形成凹槽。采用上述方法，可以使得在刻蚀过程中，第一器件区域的遮蔽层和第二器件区域的遮蔽层均被刻蚀，刻蚀工艺后，残留在栅极结构上的介质材料的厚度相同；后续去除剩余遮蔽层以及栅极结构上的硬掩膜层时，不会有残余或者影响栅电极的关键尺寸，工艺好控制，所形成的半导体器件的性能佳。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。需要说明的是，提供这些附图的目的是有助于理解本专利技术的实施例，而不应解释为对本专利技术的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。下面以CMOS晶体管的形成方法为例说明本专利技术的半导体器件的形成方法。首先，参考图4，提供半导体衬底200，所述半导体衬底200上具有第一器件区域200a和第二器件区域200b，所述第一器件区域200a和第二器件区域200b分别具有栅极结构220。本实施例中，所述半导体衬底200为硅。在其他实施例中，所述半导体衬底200还可以为绝缘体上硅(SOI：SiliconOnInsulator)或者其他半导体材料。本实施中，如图4所示，所述第一器件区域200a为NMOS晶体管区域，第二器件区域200b为PMOS晶体管区域。所述PMOS晶体管区域具有N型阱区，用于形成PMOS晶体管；所述NMOS晶体管区域具有P型阱区，用于形成NMOS晶体管。所述PMOS晶体管区域和NMOS晶体管区域之间具有隔离结构2本文档来自技高网...

【技术保护点】
1.一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；使用干法刻蚀工艺刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽，在所述刻蚀工艺中，所述第一器件区域和第二器件区域的栅极结构上的遮蔽层也被刻蚀；以及在所述凹槽内形成锗硅层。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；使用干法刻蚀工艺刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽，在所述刻蚀工艺中，所述第一器件区域和第二器件区域的栅极结构上的遮蔽层也被刻蚀；以及在所述凹槽内形成锗硅层。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括依次位于半导体衬底上的栅介质层、栅电极层和硬掩膜层。3.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括，在所述凹槽内形成锗硅层后，去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层。4.如权利要求3所述的半导体器件的形成方法，其特征在于，...

【专利技术属性】
技术研发人员：李润领，周建华，王昌锋，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31