时钟电路及其操作方法技术

时钟电路包括第一锁存器，第二锁存器、第一触发器电路和时钟触发器电路。第一锁存器被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号。第二锁存器连接至第一锁存器并且被配置为响应于第二控制信号生成输出时钟信号。第一触发器电路连接至第一锁存器和第二锁存器，并且被配置为响应于至少第一锁存输出信号或复位信号调整输出时钟信号。时钟触发器电路通过第一节点连接至第一锁存器和第一触发器电路，被配置为响应于输入时钟信号生成第一控制信号，并且被配置为基于至少第一控制信号控制第一锁存器和第一触发器电路。本发明专利技术的实施例还提供了一种操作时钟电路的方法。

Clock Circuit and Its Operating Method

The clock circuit includes a first latch, a second latch, a first trigger circuit and a clock trigger circuit. The first latch is configured to generate a first latch output signal based on a first control signal, an enabling signal and an output clock signal. The second latch is connected to the first latch and configured to generate an output clock signal in response to the second control signal. The first trigger circuit is connected to the first latch and the second latch, and is configured to adjust the output clock signal in response to at least the first latch output signal or the reset signal. The clock trigger circuit is connected to the first latch and the first trigger circuit through the first node, and is configured to generate a first control signal in response to the input clock signal, and to control the first latch and the first trigger circuit based on at least the first control signal. The embodiment of the present invention also provides a method for operating a clock circuit.

【技术实现步骤摘要】
时钟电路及其操作方法
本专利技术的实施例总体涉及电子电路领域，更具体地，涉及时钟电路及其操作方法。
技术介绍
半导体集成电路(IC)工业已经生产多种数字器件来解决许多不同领域的问题。这些数字器件中的一些(诸如时钟电路)被配置为生成一种或多种时钟信号。由于IC变得更小且更复杂，这些数字器件的工作电压不断降低，从而影响IC性能。
技术实现思路
根据本专利技术的一个方面，提供了一种时钟电路，包括：第一锁存器，被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号；第二锁存器，连接至所述第一锁存器并且被配置为响应于第二控制信号生成所述输出时钟信号；第一触发器电路，连接至所述第一锁存器和所述第二锁存器，并且被配置为响应于至少所述第一锁存输出信号或复位信号调整所述输出时钟信号；以及时钟触发器电路，通过第一节点连接至所述第一锁存器和所述第一触发器电路，被配置为响应于输入时钟信号生成所述第一控制信号，并且被配置为基于至少所述第一控制信号来控制所述第一锁存器和所述第一触发器电路。根据本专利技术的另一个方面，提供了一种时钟电路，包括：第一锁存器，被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号；第二锁存器，连接至所述第一锁存器，并且被配置为响应于第二控制信号生成所述输出时钟信号；第一触发器电路，连接至所述第一锁存器和所述第二锁存器，并且被配置为响应于至少所述第一锁存输出信号或复位信号调整所述输出时钟信号；时钟触发器电路，通过第一节点连接至所述第一锁存器和所述第一触发器电路，被配置为响应于具有第一电压摆幅的第一时钟信号生成所述第一控制信号，并且被配置为基于至少所述第一时钟信号控制所述第一锁存器和所述第一触发器电路；以及电平移位电路，连接至至少所述时钟触发器电路，并且被配置为生成具有与所述第一时钟信号的第一电压摆幅不同的第二电压摆幅的第二时钟信号。根据本专利技术的又一个方面，提供了一种操作时钟电路的方法，所述方法包括：通过时钟触发器电路接收第一时钟信号；响应于使能信号从第二电压电平到第一电压电平的转变，通过第一锁存器使所述第一锁存输出信号从所述第一电压电平转变为所述第二电压电平，所述第二电压电平与所述第一电压电平不同；使所述时钟触发器电路响应于所述第一时钟信号从所述第一电压电平到所述第二电压电平的转变而将第一节点从所述第一电压电平拉至所述第二电压电平，所述第一节点的拉动使所述时钟触发器电路的第一控制信号从所述第一电压电平转变为所述第二电压电平，所述时钟触发器电路通过所述第一节点连接至第一锁存器和第一触发器电路的输入端，并且来自所述第一节点的所述第一控制信号从所述时钟触发器电路反馈到所述第一锁存器的输入端；以及响应于所述第一时钟信号到所述第二电压电平的转变，并且响应于所述第一锁存输出信号到所述第二电压电平的转变，通过所述第一触发器电路使输出时钟信号从所述第二电压电平转变为所述第一电压电平。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的时钟电路的框图。图2是根据一些实施例的时钟电路的电路图。图3是根据一些实施例的时钟电路的各种信号的时序图。图4是根据一些实施例的时钟电路的电路图。图5是根据一些实施例的时钟电路的各种信号的时序图。图6是根据一些实施例的电平移位电路的电路图。图7是根据一些实施例的时钟电路的各种信号的时序图。图8是根据一些实施例的时钟电路的电路图。图9A至图9B是根据一些实施例的操作时钟电路的方法的流程图，时钟电路诸如图1、图2、图4、图5或图8的时钟电路。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、值、步骤和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。包括其它组件、材料、值、步骤、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和一部件、“且，为等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。根据一些实施例，时钟电路包括第一锁存器、第二锁存器、第一触发器电路和时钟触发器电路。第一锁存器被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号。第二锁存器连接至第一锁存器，并且被配置为响应于第二控制信号生成输出时钟信号。第一触发器电路连接至第一锁存器和第二锁存器，并且被配置为响应于至少第一锁存输出信号或复位信号来调整输出时钟信号。时钟触发器电路通过第一节点连接至第一锁存器和第一触发器电路，被配置为响应于输入时钟信号生成第一控制信号，并且被配置为基于至少第一控制信号控制第一锁存器和第一触发器电路。在一些实施例中，通过使用时钟触发器电路来控制第一锁存器和第一触发器电路的每个，将第一锁存器和第一触发器电路的每个均控制在单个时钟使能路径处。通过使用单个时钟使能路径来控制第一锁存器和第一触发器电路，本专利技术的时钟电路比其它方法更不易受到工艺、电压和温度(PVT)变化的影响。在一些实施例中，通过使用时钟触发器电路来控制第一锁存电路和第一触发器电路的每个，本专利技术的时钟电路与其它方法相比在更大范围的PVT变化下是无竞争的。在一些实施例中，通过使用时钟触发器电路来控制第一锁存器和第一触发器电路的每个，本专利技术的时钟电路比其它方法具有更好的抗时钟转换变化的能力。在一些实施例中，通过使用具有电平移位电路的时钟触发器电路，本专利技术的时钟电路比其它方法具有更大的工作电压范围。时钟电路图1是根据一些实施例的集成电路100的框图。在图1的实施例中，集成电路100是静态随机存取存储器(SRAM)宏。SRAM用于说明，并且其它类型的存储器均在各个实施例的范围内。集成电路100包括连接至SRAM电路112的时钟电路101。时钟电路101被配置为接收信号CLK和信号CEB，并且将输出端子120处的信号CKPB输出至SRAM电路112。时钟电路101被配置为基于信号CLK和信号CEB而生成信号CKPB。信号CKPB是可由SRAM电路112使用的生成时钟信号。信号CLK是集成电路100的内部时钟信号。信号CEB是芯片使能条(CEB)信号，其指示SRAM电路112处于激活状态或非激活状态。在一些实施例中，当SRAM电路112非激活时，CEB信号为逻辑高，而当SRAM电路112激活时，CEB信号为逻辑低。SRAM电路112被配置为接收信号CKPB。SRAM电路112被配置为基于信号CKPB存储数据、读取数据本文档来自技高网...

【技术保护点】
1.一种时钟电路，包括：第一锁存器，被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号；第二锁存器，连接至所述第一锁存器并且被配置为响应于第二控制信号生成所述输出时钟信号；第一触发器电路，连接至所述第一锁存器和所述第二锁存器，并且被配置为响应于至少所述第一锁存输出信号或复位信号调整所述输出时钟信号；以及时钟触发器电路，通过第一节点连接至所述第一锁存器和所述第一触发器电路，被配置为响应于输入时钟信号生成所述第一控制信号，并且被配置为基于至少所述第一控制信号来控制所述第一锁存器和所述第一触发器电路。

【技术特征摘要】
2017.07.28 US 62/538,462;2018.07.19 US 16/039,8241.一种时钟电路，包括：第一锁存器，被配置为基于第一控制信号、使能信号和输出时钟信号生成第一锁存输出信号；第二锁存器，连接至所述第一锁存器并且被配置为响应于第二控制信号生成所述输出时钟信号；第一触发器电路，连接至所述第一锁存器和所述第二锁存器，并且被配置为响应于至少所述第一锁存输出信号或复位信号调整所述输出时钟信号；以及时钟触发器电路，通过第一节点连接至所述第一锁存器和所述第一触发器电路，被配置为响应于输入时钟信号生成所述第一控制信号，并且被配置为基于至少所述第一控制信号来控制所述第一锁存器和所述第一触发器电路。2.根据权利要求1所述的时钟电路，其中，所述时钟触发器电路包括：第一P型晶体管，具有与第一电源电压连接的源极，所述第一P型晶体管的栅极被配置为接收所述输入时钟信号，并且所述第一P型晶体管的漏极通过所述第一节点与所述第一锁存器和所述第一触发器电路连接；以及第一N型晶体管，具有被配置为接收所述输入时钟信号的栅极，所述第一N型晶体管的源极与第二电源电压连接，所述第二电源电压与所述第一电源电压不同，并且所述第一N型晶体管的漏极通过所述第一节点与所述第一锁存器、所述第一触发器电路和所述第一P型晶体管的漏极连接。3.根据权利要求1所述的时钟电路，其中，所述第一锁存器包括：OR逻辑门，包括：所述OR逻辑门的第一输入端子，被配置为接收所述第一控制信号，并且连接至至少所述第一节点；所述OR逻辑门的第二输入端子，被配置为接收所述第一锁存输出信号，并且连接至至少第二节点；和所述OR逻辑门的输出端子，被配置为基于所述第一锁存输出信号和所述第一控制信号而输出OR输出信号。4.根据权利要求3所述的时钟电路，其中，所述第一锁存器还包括：NAND逻辑门，包括：所述NAND逻辑门的第一输入端子，连接至所述OR逻辑门的输出端子，所述NAND逻辑门的第一输入端子被配置为接收所述OR输出信号；所述NAND逻辑门的第二输入端子被配置为接收反相的第二控制信号；和所述NAND逻辑门的输出端子，被配置为基于所述反相的第二控制信号和所述OR输出信号而输出第一NAND输出信号。5.根据权利要求4所述的时钟电路，其中，所述第一锁存器还包括：NOR逻辑门，包括：所述NOR逻辑门的第一输入端子，被配置为接收所述使能信号；所述NOR逻辑门的第二输入端子，被配置为接收所述第一NAND输出信号，并且连接至所述NAND逻辑门的输出端子；和所述NOR逻辑门的输出端子，被配置为基于所述使能信号和所述第一NAND输出信号而输出所述第一锁存输出信号，所述NOR逻辑门的输出端子连接至至少所述第二节点，以及所述NOR逻辑门被配置为设置所述第二节点的电压，所述第二节点的电压对应于所述第一锁存输出信号。6.根据权利要求1所述的时钟电路，其中，所述第二锁存器包括：反相器，具有输入端子和...

【专利技术属性】
技术研发人员：杨皓义，李政宏，杨振麟，郑基廷，吴福安，林洋绪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71