可控制重置操作的控制电路制造技术

本发明专利技术公开了一种控制电路，该控制电路包含一重置电路及一判断电路。该重置电路耦接于一功能电路的一数字电路，用以执行一重置操作。该判断电路耦接于该重置电路，用以判断是否到达一预定时段，以于到达该预定时段时，控制该重置电路停止该重置操作。

Control Circuit for Controllable Reset Operation

The invention discloses a control circuit, which comprises a reset circuit and a judgment circuit. The reset circuit is coupled to a digital circuit of a functional circuit to perform a reset operation. The judgement circuit is coupled to the reset circuit to determine whether a predetermined period of time has been reached, so as to control the reset circuit to stop the reset operation when the predetermined period of time has been reached.

【技术实现步骤摘要】
可控制重置操作的控制电路
本专利技术关于一种控制电路，尤指一种可控制重置操作的控制电路。
技术介绍
当操作功能电路时，功能电路到达稳定状态的设定时间过长，是本领域待解的问题。图1是现有技术的功能电路的输出曲线示意图。图1的实施例中，是以功能电路为锁相环(PhaseLockLoop，PLL)电路为例，其中横轴可为时间，纵轴可为锁相环电路的节点的输出电压。从图1可见，当功能电路启动后的初始期间，可于时段T11见到不稳定的输出电压。此不稳定的输出电压，可肇因于功能电路的负反馈机制尚未达到稳定等因素。如图1所示，当时段T11结束，还须经过时段T12，输出电压才可实质上达到稳定状态。时段T11的不稳定的输出电压，将使功能电路达到稳定状态的设定时间至少须为时段T11及时段T12的总和，而使设定时间过长，不利于功能电路的效能。因此，本领域实待解决方案，以有效改善设定时间过长的问题。
技术实现思路
本专利技术的一实施例提供一种控制电路，包含一重置电路及一判断电路。该重置电路可耦接于一锁相环电路的一数字分频器，用以执行一重置操作。该判断电路可耦接于该重置电路，用以判断是否到达一预定时段，以于到达该预定时段时，控制该重置电路停止该重置操作。本专利技术的另一实施例提供一种控制电路，包含一重置电路及一判断电路。该重置电路可耦接于一功能电路的一数字电路，用以对该数字电路执行一重置操作。该判断电路可耦接于该重置电路，用以判断是否到达一预定时段，以于到达该预定时段时，控制该重置电路停止该重置操作。其中该功能电路包含一类比电路及该数字电路，且该数字电路耦接于该类比电路。相比于现有技术，本专利技术所提供的技术方案具有以下优点：使用本专利技术所提供的控制电路，可对数字电路执行重置操作，待类比电路确实进入稳态，才停止重置操作，因此，可有效缩短功能电路于初始时的设定时间，改善电路效能。附图说明关于本专利技术的优点与精神可以通过以下的专利技术详述及所附图式得到进一步的了解。图1为现有技术的功能电路的输出曲线示意图；图2为本专利技术实施例的控制电路的应用示意图；图3为一实施例中，图2的重置电路执行重置操作及停止重置操作的波形示意图；图4为另一实施例中，图2的重置电路执行重置操作及停止重置操作的波形示意图；图5为另一实施例中，图2的重置电路执行重置操作及停止重置操作的波形示意图；图6为另一实施例的控制电路的应用示意图；图7为另一实施例的控制电路的应用示意图；图8为另一实施例中，图7的控制电路的局部电路示意图；图9为另一实施例的控制电路的应用示意图；图10为另一实施例的控制电路的应用示意图。主要图示说明：T11、T12、Ta、T31、T32、T51时段200、400、500、700、800控制电路22功能电路22a类比电路22d数字电路210、710重置电路220、720判断电路Sr重置信号T1预定时段44、84锁相环电路44a类比分频器44d、44d1、44d2数字分频器410逻辑电路420正反器430、530、830操作电压产生电路CK时脉端D、i1输入端Q、o1、o2输出端Sck时脉信号S1第一数据S2第二数据C1、C52电容VCO振荡源R1、R11、R52电阻B1、B11偏压产生器Vb、Vbb偏压V1、Vk1电压514比较器Vk操作电压512、722侦测电路Vt、Vto受测电压Vr、Vr1参考电位端612偏移电路T1晶体管Vs偏移电压差CS1电流源Sc控制信号PFD鉴频鉴相器LF低通滤波器INV反相器Sref参考信号Sosc振荡信号SLF滤波信号S81、S82、S83分频信号Sfb反馈信号SW1、SW2、SW3开关Pe相位差值具体实施方式图2为实施例的控制电路200的应用示意图。控制电路200可包含重置(reset)电路210及判断电路220。重置电路210可耦接于功能电路22的数字电路(digitalcircuit)22d，用以对数字电路22d执行重置操作。举例而言，执行重置操作可为重置电路210发送至少一重置信号Sr，以重置数字电路22d。判断电路220可耦接于重置电路210，用以判断是否到达预定时段T1，以于到达预定时段T1时，控制重置电路210停止重置操作。举例而言，停止重置操作可为停止发送至少一重置信号Sr，或将重置信号Sr从使能(enable)位准转为失能(disable)位准。将重置信号Sr从使能位准转为失能位准例如由高位准转为低位准，或反之，其是根据数字电路22d的重置位准而定。如图2所示，重置电路210可包含输出端，用以执行重置操作或停止重置操作。功能电路22可包含类比电路(analogcircuit)22a及数字电路22d，且类比电路22a可耦接于数字电路22d。根据实施例，所述的功能电路22可例如为锁相环电路，应了解，目前图2所呈现的功能电路22仅简要绘出前述锁相环电路中的一部分，数字电路22d可为锁相环电路中的数字分频器(digitalfrequencydivider)，且类比电路22a可为锁相环电路中的类比分频器(analogfrequencydivider)。其中，预定时段T1可对应于类比电路22a达到稳态的时间。图3为一实施例中，图2的重置电路210执行重置操作及停止重置操作的波形示意图。图3的实施例中，重置信号Sr的使能位准是高位准，且失能位准是低位准，此仅为举例，非用以限定本专利技术的实施态样。如图3所示，重置电路210于到达预定时段T1前，可执行重置操作，以重置数字电路22d，到达预定时段T1时，则可停止重置操作。举例而言，若类比电路22a达到稳态的时间是时段Ta，在须考虑因外在因素影响(例如工艺(process)、温度的改变等)导致类比电路22a达到稳态的时间恐产生些许误差的情况下，预定时段T1可实质上大于或等于时段Ta，以确保重置电路210可有效地执行重置操作或停止重置操作。以图3的实施例为例，于类比电路22a达到稳态前，重置电路210可用以对数字电路22d执行重置操作，例如重置电路210可对数字电路22d持续发送至少一重置信号Sr，并于类比电路22a达到稳态后，重置电路210可继续对数字电路22d执行重置操作达一安全时段后才停止重置操作，从而可避免如图1的时段T11的不稳定的输出电压，进而改善设定时间过长的问题。上述的安全时段的长度可例如为时段Ta的10％，或其他适宜的时段。若重置电路210仅于类比电路22a尚未达稳态时，对数字电路22d执行重置操作(例如于时段T31内发送重置信号Sr)，则无助于缩短功能电路22的设定时间；此外，若类比电路22a已达稳态，重置电路210却又在安全时段过后(例如于时段T32内)方才执行重置操作，则亦无助于缩短功能电路22的设定时间。因此，预定时段T1可实质上大于时段Ta，但预定时段T1及时段Ta的时间差，亦即(T1-Ta)，于较佳实施例中，可不大于安全时段，以免使缩短功能电路22的设定时间的功效不彰。因此，根据本专利技术实施例，可持续对数字电路22d执行重置操作，当类比电路22a已进入稳态，再继续执行重置操作达一段安全时段，才停止重置操作，以使缩短设定时间的功效更佳。图4为另一实施例中，图2的重置电路210执行重置操作及停止重置操作的波形示意图。比较图3及图4，图3的实施例中，于预定时段T1内持续本文档来自技高网...

【技术保护点】
1.一种控制电路，其特征在于，该控制电路包含：一重置电路，耦接于一锁相环电路的一数字分频器，用以执行一重置操作；及一判断电路，耦接于该重置电路，用以判断是否到达一第一预定时段，以于到达该第一预定时段时，控制该重置电路停止该重置操作。

【技术特征摘要】
2017.06.16 TW 1061201741.一种控制电路，其特征在于，该控制电路包含：一重置电路，耦接于一锁相环电路的一数字分频器，用以执行一重置操作；及一判断电路，耦接于该重置电路，用以判断是否到达一第一预定时段，以于到达该第一预定时段时，控制该重置电路停止该重置操作。2.如权利要求1所述的控制电路，其特征在于，其中执行该重置操作包含：持续发送至少一脉冲形式的重置信号至该数字分频器；或将发送到该数字分频器的一重置信号维持于一使能位准；或于该锁相环电路的一类比分频器达稳态后，且于该第一预定时段结束前，发送至少一重置信号至该数字分频器。3.如权利要求2所述的控制电路，其特征在于，其中停止该重置操作包含停止发送该重置信号至该数字分频器。4.如权利要求1所述的控制电路，其特征在于，其中该锁相环电路更包含一类比分频器，该类比分频器耦接于该数字分频器，该第一预定时段是对应于该类比分频器达到稳态的时间。5.如权利要求4所述的控制电路，其特征在于，其中该判断电路包含以计数方式判断是否到达该第一预定时段。6.如权利要求5所述的控制电路，其特征在于，其中该锁相环电路更包含一振荡源，该控制电路更包含：一操作电压产生电路，该操作电压产生电路包含：一输出端，耦接于该类比分频器；及一第一电容，该第一电容包含：一第一端，耦接于该操作电压产生电路的该输出端；及一第二端，耦接于该振荡源；该重置电路包含：一输出端，用以执行该重置操作或停止该重置操作；其中该第一预定时段是对应于该第一电容的该第一端上的电压已达到一预定电压的一预定比例的时间。7.如权利要求6所述的控制电路，其特征在于，其中该操作电压产生电路更包含：一偏压产生器，包含：一输出端，用以提供一偏压，其中该偏压是稳定值；及一第一电阻，包含：一第一端，耦接于该操作电压产生电路的该输出端；及一第二端，耦接于该偏压产生器的该输出端，用以接收该偏压。8.如权利要求6所述的控制电路，其特征在于，其中该判断电路包含一正反器，该正反器包含：一时脉端，耦接于一时脉源，用以接收一时脉信号；一输入端，用以接收一第二数据；及一输出端，用以根据该第二数据及该时脉信号输出一第一数据；该重置电路更包含一逻辑电路，该逻辑电路是用以将该第一数据偏移一定值以更新该第二数据，包含：一输入端，耦接于该正反器的该输出端，用以接收该第一数据；一第一输出端，耦接于该正反器的该输入端，用以输出该第二数据；及一第二输出端，耦接于该重置电路的该输出端，用以当该第一数据仍未达到一常数时，执行该重置操作；或用以当该第一数据已达到一常数时，停止该重置操作，其中该常数是对应于该第一预定时段。9.如权利要求4所述的控制电路，其特征在于，其中该判断电路更耦接于该类比分频器，该判断电路包含以根据该类比分频器的一受测电压的方式判断是否到达该第一预定时段。10.如权利要求9所述的控制电路，其特征在于，其中该锁相环电路更包含一振荡源，该控制电路更包含：一操作电压产生电路，该操作电压产生电路包含：一输出端，耦接于该类比分频器的一输入端；及一第一电容，该第一电容包含：一第一端，耦接于该操作电压产生电路的该输出端；及一第二端，耦接于该振荡源；其中，该重置电路包含：一输出端，用以执行该重置操作或停止该重置操作；其中该第一预定时段是对应于该第一电容的该第一端上的电压已达到一预定电压的一预定比例的时间；其中，该类比分频器用以接收该受测电压，该第一电容的该第一端上的电压...

【专利技术属性】
技术研发人员：吴庄雄，
申请(专利权)人：立积电子股份有限公司，
类型：发明
国别省市：中国台湾,71