抗核加固的D锁存器制造技术

抗核加固的D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转能力差，甚至无法实现对双节点翻转的容的问题。本发明专利技术包括NMOS晶体管N1至N20、PMOS晶体管P1至P16和反相器I1，所用器件少，结构简单，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明专利技术可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

Nuclear-hardened D-latch

The nuclear-resistant D-latch belongs to the field of nuclear-resistant reinforcement in the reliability of integrated circuits. It solves the problem that the traditional D latch needs more hardware, high power consumption, long delay time and can resist double-node flip, but it has poor ability to resist double-node flip, and even can not achieve double-node flip. The invention comprises NMOS transistors N1 to N20, PMOS transistors P1 to P16 and inverters I1. The device used is few, and the structure is simple, thereby reducing the power consumption of the whole latch and having lower hardware overhead. The input signal of the latch can be transmitted to the output port only through a transmission gate. The data transmission time is short. It can also realize fault-tolerant protection for any single node and double node inversion, thus realizing fault-tolerant protection against single node and double node inversion. The invention can provide protection for the application of integrated circuit chips in high radiation environment (such as aerospace, ground nuclear power plant, etc.).

【技术实现步骤摘要】
抗核加固的D锁存器
本专利技术属于集成电路可靠性中的抗辐射加固领域。
技术介绍
D锁存器是数字电路中的一产品种具有记忆功能的逻辑元件。锁存，就是把信号暂存以维持某种电平状态，在数字电路中则可以记录二进制数字信号“0”和“1”，因此，容易受到外界辐射粒子的影响，使得保存的信息发生改变。传统的D锁存器缺点是所需硬件多、功耗高、延迟时间长，以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错。因此，以上存在的问题亟需解决。
技术实现思路
本专利技术是为了解决传统的D锁存器所需硬件多、功耗高、延迟时间长以及虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法实现对双节点翻转的容错的问题，本专利技术提供了一种抗核加固的D锁存器。抗核加固的D锁存器，包括NMOS晶体管N1至N20、PMOS晶体管P1至P16和反相器I1；晶体管N16至N18的漏极、晶体管P16的源极和反相器I1的输入端连接后，作为锁存器的输入端D；晶体管N16至N20的栅极和晶体管P15的栅极同时连接后，作为锁存器的时钟信号CLK的输入端；晶体管P16的栅极和晶体管N15的栅极连接后，作为锁存器的时钟信号CLKN的输入端；晶体管N16的源极、晶体管P16的漏极、晶体管P15的漏极和晶体管N15的漏极连接后，作为锁存器的输出端Q；反相器I1的输出端和晶体管N19至N20的漏极同时连接；晶体管N17的源极、晶体管N4的源极、晶体管N2的漏极、晶体管P3的栅极、晶体管N1的栅极和晶体管N12的栅极连接后，作为节点a；晶体管N19的源极、晶体管N3的源极、晶体管N1的漏极、晶体管P4的栅极、晶体管N2的栅极、晶体管N11的栅极、晶体管P13的栅极和晶体管N14的栅极连接后，作为节点b；晶体管P5的栅极、晶体管P1的栅极、晶体管P6的漏极、晶体管N5的漏极和晶体管N4的栅极连接后，作为节点c；晶体管P6的栅极、晶体管P2的栅极、晶体管P5的漏极、晶体管N6的漏极和晶体管N3的栅极连接后，作为节点d；晶体管N18的源极、晶体管N6的栅极、晶体管N10的源极、晶体管N8的漏极、晶体管P9的栅极和晶体管N7的栅极连接后，作为节点e；晶体管N20的源极、晶体管N5的栅极、晶体管N9的源极、晶体管N7的漏极、晶体管P10的栅极、晶体管N8的栅极、晶体管P14的栅极和晶体管N13的栅极连接后，作为节点f；晶体管P11的栅极、晶体管P7的栅极、晶体管P12的漏极、晶体管N11的漏极和晶体管N10的栅极连接后，作为节点g；晶体管P12的栅极、晶体管P8的栅极、晶体管P11的漏极、晶体管N12的漏极和晶体管N9的栅极连接后，作为节点h；晶体管P1至P2的源极、晶体管P5至P6的源极、晶体管P7至P8的源极和晶体管P11至P13的源极均与供电电源连接；晶体管N1至N2的源极、晶体管N5至N6的源极、晶体管N7至N8的源极和晶体管N11至N13的源极均与电源地连接；晶体管P1的漏极与晶体管P3的源极连接，晶体管P3的漏极与晶体管N3的漏极连接，晶体管P2的漏极与晶体管P4的源极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P7的漏极与晶体管P9的源极连接，晶体管P9的漏极与晶体管N9的漏极连接，晶体管P8的漏极与晶体管P10的源极连接，晶体管P10的漏极与晶体管N10的漏极连接，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N15的源极与晶体管N14的漏极连接，晶体管N14的源极与晶体管N13的漏极连接。优选的是，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。优选的是，锁存器锁存低电平“0”时，锁存器敏感节点为b、c、d、f、g和h；锁存器锁存高电平“1”时，锁存器敏感节点为a、c、d、e、g和h。优选的是，所述的抗核加固的D锁存器，包括正常工作状态和容错工作状态。正常工作状态包括如下情况：情况一：假设锁存器的数据输入端D＝1；(1)当CLK＝1时，CLKN＝0，NMOS晶体管N1、N4、N6、N7、N10、N12、N16至20均打开，NMOS晶体管N2、N3、N5、N8、N9、N11、N13至N15均关闭，PMOS晶体管P2、P4、P6、P8、P10、P12、P13、P14、P16均打开，PMOS晶体管P1、P3、P5、P7、P9、P11、P15均关闭，此时，a＝c＝e＝g＝Q＝1，b＝d＝f＝h＝0；(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P16关闭，PMOS晶体管P15开启，因此，输出端Q将通过导通的PMOS晶体管P13至P15接通供电电源电压，由于锁存器内部互锁的原因，输出端Q将一直保存1状态，锁存器进入锁存状态；情况二：假设锁存器的数据输入端D＝0；(1)当CLK＝1时，CLKN＝0，此时，NMOS晶体管N2、N3、N5、N8、N9、N11、N13、N14、N16至N20均打开，NMOS晶体管N1、N4、N6、N7、N10、N12、N15均关闭，PMOS晶体管P1、P3、P5、P7、P9、P11、P16均打开，PMOS晶体管P2、P4、P6、P8、P10、P12至P15均关闭，此时，a＝c＝e＝g＝Q＝0，b＝d＝f＝h＝1；(2)当CLK＝0时，CLKN＝1，NMOS晶体管N16至N20和PMOS晶体管P16关闭，NMOS晶体管N15开启，因此，输出端Q将通过导通的NMOS晶体管N13至N15接通电源地，由于锁存器内部互锁的原因，输出端Q将一直保存0状态，锁存器进入锁存状态；容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：情况一：当锁存器锁存低电平“0”时，其敏感节点为b、c、d、f、g和h；上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点a、e中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态；情况二：当锁存器锁存高电平“1”时，其敏感节点为a、c、d、e、g和h，上述敏感节点中任意一个或两个敏感节点发生翻转时，由于未发生翻转的敏感节点以及节点b、f中总是存在两个或两个以上节点状态保持不变，因此，可将上述发生翻转的一个或两个节点恢复至各自原来的状态。原理分析：容错工作状态与锁存器的数据输入端D接收的数据信号无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，低冗余抗辐照D锁存器容错工作状态分析如下：当时钟信号CLK＝0，CLKN＝1，8个内部节点a＝c＝e＝g＝1，b＝d＝f＝h＝0，输出端Q＝1，此时该锁存器的内部敏感节点有6个，分别为a、c、d、e、g和h，所述上述6个敏感节点中的一个或两个发生翻转时的具体情形如下：1、当节点a被翻转到0的时候，NMOS晶体管N1、N12将被关闭。剩余节点将保持各自的状态不变，因此，PMOS晶体管P2、P4和NMOS晶体管N4将一直被打开，a节点将被拉回到原来的1，然后，NMOS晶体管N1、N12将被打开。2、当节点c被翻转到0的时候，PMOS晶体管P5和P1将被开启。由于节点e的状态未发生变化，还是原来的1状态，这将使得NMOS晶体管N本文档来自技高网...

【技术保护点】
1.抗核加固的D锁存器，其特征在于，包括NMOS晶体管N1至N20、PMOS晶体管P1至P16和反相器I1；晶体管N16至N18的漏极、晶体管P16的源极和反相器I1的输入端连接后，作为锁存器的输入端D；晶体管N16至N20的栅极和晶体管P15的栅极同时连接后，作为锁存器的时钟信号CLK的输入端；晶体管P16的栅极和晶体管N15的栅极连接后，作为锁存器的时钟信号CLKN的输入端；晶体管N16的源极、晶体管P16的漏极、晶体管P15的漏极和晶体管N15的漏极连接后，作为锁存器的输出端Q；反相器I1的输出端和晶体管N19至N20的漏极同时连接；晶体管N17的源极、晶体管N4的源极、晶体管N2的漏极、晶体管P3的栅极、晶体管N1的栅极和晶体管N12的栅极连接后，作为节点a；晶体管N19的源极、晶体管N3的源极、晶体管N1的漏极、晶体管P4的栅极、晶体管N2的栅极、晶体管N11的栅极、晶体管P13的栅极和晶体管N14的栅极连接后，作为节点b；晶体管P5的栅极、晶体管P1的栅极、晶体管P6的漏极、晶体管N5的漏极和晶体管N4的栅极连接后，作为节点c；晶体管P6的栅极、晶体管P2的栅极、晶体管P5的漏极、晶体管N6的漏极和晶体管N3的栅极连接后，作为节点d；晶体管N18的源极、晶体管N6的栅极、晶体管N10的源极、晶体管N8的漏极、晶体管P9的栅极和晶体管N7的栅极连接后，作为节点e；晶体管N20的源极、晶体管N5的栅极、晶体管N9的源极、晶体管N7的漏极、晶体管P10的栅极、晶体管N8的栅极、晶体管P14的栅极和晶体管N13的栅极连接后，作为节点f；晶体管P11的栅极、晶体管P7的栅极、晶体管P12的漏极、晶体管N11的漏极和晶体管N10的栅极连接后，作为节点g；晶体管P12的栅极、晶体管P8的栅极、晶体管P11的漏极、晶体管N12的漏极和晶体管N9的栅极连接后，作为节点h；晶体管P1至P2的源极、晶体管P5至P6的源极、晶体管P7至P8的源极和晶体管P11至P13的源极均与供电电源连接；晶体管N1至N2的源极、晶体管N5至N6的源极、晶体管N7至N8的源极和晶体管N11至N13的源极均与电源地连接；晶体管P1的漏极与晶体管P3的源极连接，晶体管P3的漏极与晶体管N3的漏极连接，晶体管P2的漏极与晶体管P4的源极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P7的漏极与晶体管P9的源极连接，晶体管P9的漏极与晶体管N9的漏极连接，晶体管P8的漏极与晶体管P10的源极连接，晶体管P10的漏极与晶体管N10的漏极连接，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N15的源极与晶体管N14的漏极连接，晶体管N14的源极与晶体管N13的漏极连接。...

【技术特征摘要】
1.抗核加固的D锁存器，其特征在于，包括NMOS晶体管N1至N20、PMOS晶体管P1至P16和反相器I1；晶体管N16至N18的漏极、晶体管P16的源极和反相器I1的输入端连接后，作为锁存器的输入端D；晶体管N16至N20的栅极和晶体管P15的栅极同时连接后，作为锁存器的时钟信号CLK的输入端；晶体管P16的栅极和晶体管N15的栅极连接后，作为锁存器的时钟信号CLKN的输入端；晶体管N16的源极、晶体管P16的漏极、晶体管P15的漏极和晶体管N15的漏极连接后，作为锁存器的输出端Q；反相器I1的输出端和晶体管N19至N20的漏极同时连接；晶体管N17的源极、晶体管N4的源极、晶体管N2的漏极、晶体管P3的栅极、晶体管N1的栅极和晶体管N12的栅极连接后，作为节点a；晶体管N19的源极、晶体管N3的源极、晶体管N1的漏极、晶体管P4的栅极、晶体管N2的栅极、晶体管N11的栅极、晶体管P13的栅极和晶体管N14的栅极连接后，作为节点b；晶体管P5的栅极、晶体管P1的栅极、晶体管P6的漏极、晶体管N5的漏极和晶体管N4的栅极连接后，作为节点c；晶体管P6的栅极、晶体管P2的栅极、晶体管P5的漏极、晶体管N6的漏极和晶体管N3的栅极连接后，作为节点d；晶体管N18的源极、晶体管N6的栅极、晶体管N10的源极、晶体管N8的漏极、晶体管P9的栅极和晶体管N7的栅极连接后，作为节点e；晶体管N20的源极、晶体管N5的栅极、晶体管N9的源极、晶体管N7的漏极、晶体管P10的栅极、晶体管N8的栅极、晶体管P14的栅极和晶体管N13的栅极连接后，作为节点f；晶体管P11的栅极、晶体管P7的栅极、晶体管P12的漏极、晶体管N11的漏极和晶体管N10的栅极连接后，作为节点g；晶体管P12的栅极、晶体管P8的栅极、晶体管P11的漏极、晶体管N12的漏极和晶体管N9的栅极连接后，作为节点h；晶体管P1至P2的源极、晶体管P5至P6的源极、晶体管P7至P8的源极和晶体管P11至P13的源极均与供电电源连接；晶体管N1至N2的源极、晶体管N5至N6的源极、晶体管N7至N8的源极和晶体管N11至N13的源极均与电源地连接；晶体管P1的漏极与晶体管P3的源极连接，晶体管P3的漏极与晶体管N3的漏极连接，晶体管P2的漏极与晶体管P4的源极连接，晶体管P4的漏极与晶体管N4的漏极连接，晶体管P7的漏极与晶体管P9的源极连接，晶体管P9的漏极与晶体管N9的漏极连接，晶体管P8的漏极与晶体管P10的源极连接，晶体管P10的漏极与晶体管N10的漏极连接，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N15的源极与晶体管N14的漏极连接，晶体管N14的源极与晶体管N13的漏极连接。2.根据权利要求1所述的抗核加固的D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁...

【专利技术属性】
技术研发人员：郭靖，
申请(专利权)人：中北大学，
类型：发明
国别省市：山西,14