半导体结构、测试系统、测试方法及半导体结构的制作方法技术方案

本申请公开了一种半导体结构、测试系统、测试方法及半导体结构的制作方法。该半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。该半导体结构在形成半导体器件的同时形成测试区，测试区中包括掺杂层以及贯穿掺杂层的第一沟槽，使得掺杂层具有明确的边界，便于对半导体器件的体区电阻等关键参数进行更为准确的表征，从而提高产品的良率和可靠性。

【技术实现步骤摘要】
半导体结构、测试系统、测试方法及半导体结构的制作方法
本专利技术涉及半导体制造
，更具体地，涉及一种半导体结构、测试系统、测试方法及半导体结构的制作方法。
技术介绍
金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)是一种电压控制元件，简称MOS管。MOS管适用于只允许从信号源获取较少电流的情况；而在信号电压较低，又允许从信号源获取较多电流的条件下，应选用双极晶体管。衬底或阱也被称为MOS管的“体”(Body)，MOS管能在很小电流和很低电压的条件下工作，而且它的制造工艺可以很方便地把很多场效应管集成在一块硅片上，因此MOS管在大规模集成电路中得到了广泛的应用。垂直双扩散金属-氧化物半导体场效应晶体管(VerticalDouble-diffusedMOSFET,VDMOS)兼有双极晶体管和普通MOS器件的优点。与双极晶体管相比，它的开关速度，开关损耗小；输入阻抗高，驱动功率小；频率特性好；跨导高度线性。并且，它具有负的温度系数，没有功率晶体管的二次击穿问题，安全工作区大。因此，不论是开关应用还是线性应用，VDMOS都是理想的功率器件。TrenchVDMOS有着特殊的器件结构，例如使用导电结构将源极(Source)和体区短接、体区的无掩膜注入、栅极多晶硅(Gatepoly)的无掩膜回刻(Etchback)等工艺，以提高器件性能或降低制作成本。在芯片制造过程中，厂商通常需要监控器件的各个电学参数，从而来判断工艺过程中是否正常。半导体器件的体区电阻是其中非常重要的一个参数，对器件很多特性都有很重要的影响。因此，体区电阻的测量非常重要。但上述工艺的设置使得器件在制造过程中，无法对无边界的结构进行参数测量和提取，将导致研发的成功率降低和成本的上升。因此需要在半导体结构中设计一种行之有效的测试区，用以工艺参数和器件参数的提取。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种半导体结构、测试系统、测试方法及半导体结构的制作方法，半导体结构包括半导体器件和测试区，测试区中包括掺杂层以及贯穿掺杂层的第一沟槽，使得掺杂层具有明确的边界，便于对半导体器件的体区电阻等关键参数进行更为准确的表征。根据本专利技术的一方面，提供了一种半导体结构，用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。优选地，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试区位于所述非有效区域。优选地，所述非有效区域与所述半导体结构的划片线位置对应。优选地，所述半导体结构还包括：介质层，形成于每个所述沟槽的暴露表面；以及多晶硅，填充在每个所述沟槽内部。优选地，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的体区，位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层，位于所述有效区域内的所述多晶硅形成相应的所述半导体器件的栅极。优选地，还包括：介电层，位于所述掺杂层之上。优选地，还包括：贯穿所述介电层并延伸至所述掺杂层内的多个导电结构，每个所述导电结构与相应的所述测试区电连接，从而引出用于检测所述测试区的电学参数的测试节点。优选地，每个所述测试区分别具有两个所述测试节点。优选地，所述测试区被相应的所述第一沟槽限定为封闭区域，两个所述测试节点分别位于所述测试区的两端且不与所述第一沟槽接触。优选地，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试区的所述测试节电连接至测试电路。根据本专利技术的另一方面，提供了一种半导体结构的测试系统，包括：如权利要求1至10任一项所述的半导体结构；以及测试电路，与所述测试区电连接，所述测试电路通过检测所述测试区的电学参数获得所述半导体器件的电学参数。根据本专利技术的另一方面，提供了一种半导体器件的测试方法，其特征在于，包括：在衬底的第一表面中形成掺杂层；形成多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区；通过测量所述测试区的电学参数获得所述半导体器件的相应参数。根据本专利技术的另一方面，提供了一种半导体结构的制作方法，所述半导体结构用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述制作方法包括：提供衬底；形成掺杂层，形成于所述衬底的第一表面；以及形成多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。优选地，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试区位于所述非有效区域。优选地，所述非有效区域与所述半导体结构的划片线位置对应。优选地，还包括：形成介质层，形成于每个所述沟槽的暴露表面；以及形成多晶硅，填充在每个所述沟槽内部。优选地，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的体区，位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层，位于所述有效区域内的所述多晶硅形成相应的所述半导体器件的栅极。优选地，还包括：形成位于所述掺杂层之上的介电层。优选地，还包括：形成贯穿所述介电层并延伸至所述掺杂层内的多个导电结构，每个所述导电结构与相应的所述测试区电连接，从而引出用于检测所述测试区的电学参数的测试节点。优选地，每个所述测试区分别具有两个所述测试节点。优选地，所述测试区被相应的所述第一沟槽限定为封闭区域，两个所述测试节点分别位于所述测试区的两端且不与所述第一沟槽接触。优选地，还包括：形成位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试区的所述测试节电连接至测试电路。优选地，形成所述掺杂层的方法包括：在所述衬底内进行离子注入，离子注入的深度不超过所述沟槽的深度，离子注入的掺杂剂类型包括N型掺杂剂或P型掺杂剂。优选地，进行离子注入的方法包括使用掩模的离子注入或不使用掩模的离子注入。本专利技术提供的半导体结构、测试系统、测试方法及半导体结构的制作方法，半导体结构包括半导体器件和测试区，测试区中包括掺杂层以及贯穿掺杂层的沟槽，因此使得测试区中的掺杂层具有明确的边界，从而能够测量MOS半导体器件的体区电阻等参数。在现有技术中，TrenchVDMOS有着特殊的器件结构，例如使用导电结构将源极(Source)和体区短接、体区的无掩膜注入、栅极多晶硅(Gatepoly)的无掩膜回刻(Etchback)等工艺，以提高器件性能或降低制作成本。然而，上述工艺的设置使得器件在制造本文档来自技高网...

【技术保护点】
1.一种半导体结构，用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。

【技术特征摘要】
1.一种半导体结构，用于形成至少一个半导体器件和至少一个测试区，其特征在于，所述半导体结构包括：衬底；掺杂层，形成于所述衬底的第一表面；以及多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，其中，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂层中限定并隔离出具有闭环边界的所述测试区。2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构具有非有效区域和有效区域，所述至少一个半导体器件位于所述有效区域，所述至少一个测试区位于所述非有效区域。3.根据权利要求2所述的半导体结构，其特征在于，所述非有效区域与所述半导体结构的划片线位置对应。4.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，形成于每个所述沟槽的暴露表面；以及多晶硅，填充在每个所述沟槽内部。5.根据权利要求4所述的半导体结构，其特征在于，位于所述有效区域内的所述掺杂层形成相应的所述半导体器件的体区，位于所述有效区域内的所述介质层形成相应的所述半导体器件的栅介质层，位于所述有效区域内的所述多晶硅形成相应的所述半导体器件的栅极。6.根据权利要求1所述的半导体结构，其特征在于，还包括：介电层，位于所述掺杂层之上。7.根据权利要求6所述的半导体结构，其特征在于，还包括：贯穿所述介电层并延伸至所述掺杂层内的多个导电结构，每个所述导电结构与相应的所述测试区电连接，从而引出用于检测所述测试区的电学参数的测试节点。8.根据权利要求7所述的半导体结构，其特征在于，每个所述测试区分别具有两个所述测试节点。9.根据权利要求8所述的半导体结构，其特征在于，所述测试区被相应的所述第一沟槽限定为封闭区域，两个所述测试节点分别位于所述测试区的两端且不与所述第一沟槽接触。10.根据权利要求7所述的半导体结构，其特征在于，还包括：位于所述介电层之上的焊盘，每个所述焊盘分别与相应的所述导电结构邻接，从而将相应的所述测试区的所述测试节电连接至测试电路。11.一种半导体结构的测试系统，包括：如权利要求1至10任一项所述的半导体结构；以及测试电路，与所述测试区电连接，所述测试电路通过检测所述测试区的电学参数获得所述半导体器件的电学参数。12.一种半导体器件的测试方法，其特征在于，包括：在衬底的第一表面中形成掺杂层；形成多个沟槽，每个所述沟槽贯穿所述掺杂层并延伸至所述衬底内，所述多个沟槽包括至少一个第一沟槽和至少一个第二沟槽，每个所述第二沟槽用于形成相应的所述半导体器件的栅极，每个所述第一沟槽在所述掺杂...

【专利技术属性】
技术研发人员：周源，张小麟，张志文，李静怡，王超，朱林迪，裴紫薇，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：发明
国别省市：北京,11