介电质层中的空洞检测方法及半导体器件的制造方法技术

本发明专利技术提供了一种介电质层中的空洞检测方法及半导体器件的制造方法，所述介电质层中的空洞检测方法包括：首先，提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；然后，去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；最后，扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。本发明专利技术的技术方案能快速准确地检测出所述介电质层中的桥接缺陷的位置和数量，以获得所述介电质层中的空洞的位置和数量，进而加快了半导体器件的研发进度及提升了半导体器件的良率，最终节省了成本。

【技术实现步骤摘要】
介电质层中的空洞检测方法及半导体器件的制造方法
本专利技术涉及集成电路制造领域，特别涉及一种介电质层中的空洞检测方法及半导体器件的制造方法。
技术介绍
在芯片的结构中，介电质层(ILD)中的导电接触插栓(CT)起到关键的连接作用，导电接触插栓的性能是影响芯片性能的关键因素。但是，实际制造芯片时，在沉积介电质层的过程中，可能会在介电质层中产生空洞(Void)，在刻蚀介电质层形成多个用于填充导电接触插栓的接触孔时，产生的空洞可能会导致2个或2个以上相邻的接触孔连通，当在这些接触孔中填充钨等金属时，金属也会填充到与接触孔连通的介电质层的空洞中，导致形成的导电接触插栓之间桥接(CTbridge)而发生并联，最终导致产品良率下降。介电质层中产生空洞的原因包括：1、芯片的结构设计问题：芯片的介电质层中通常会形成有很多MOS场效应晶体管结构，且一般每个MOS场效应晶体管的栅极、源极和漏极上均需要形成导电接触插栓，但是，栅极和栅极之间的间隙很小，在沉积介电质的时候较容易在栅极间隙内形成空洞。如果栅极(其侧壁上可以已经覆盖有侧墙)是上窄下宽的形状，则相邻的两个栅极的侧壁都向着间隙方向倾斜，随着栅极侧壁本文档来自技高网...

【技术保护点】
1.一种介电质层中的空洞检测方法，其特征在于，包括：(A)提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；(B)去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；以及，(C)扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。

【技术特征摘要】
1.一种介电质层中的空洞检测方法，其特征在于，包括：(A)提供一具有介电质层的衬底，所述介电质层中形成有多个导电接触插栓；(B)去除部分厚度的所述介电质层，以暴露出所述导电接触插栓部分高度的侧壁；以及，(C)扫描具有暴露出的所述导电接触插栓的侧壁的所述衬底的表面，以检测相邻的所述导电接触插栓的侧壁之间是否存在桥接缺陷，所述桥接缺陷的位置为所述介电质层沉积时产生空洞的位置。2.如权利要求1所述的介电质层中的空洞检测方法，其特征在于，所述衬底还包括栅极，所述介电质层填充在所述栅极之间，且将所述栅极完全掩埋在内。3.如权利要求2所述的介电质层中的空洞检测方法，其特征在于，部分或者全部的所述导电接触插栓中的每个所述导电接触插栓位于相应的两个相邻所述栅极之间的所述介电质层中。4.如权利要求2所述的介电质层中的空洞检测方法，其特征在于，所述衬底还包括形成于所述栅极两侧的源极和漏极，所述介电质层将所述栅极以及源极和漏极均完全掩埋在内；所有的所述导电接触插栓中的一部分导电接触插栓的底部与所述源极或所述漏极的顶部电接触，另一部分所述导电接触插栓与所述栅极的顶部电接触。5.如权利要求1所述的介电质层中的空洞检测方法，其特征在于，所述介电质层被去除的厚度为所述介电质层原本厚度的1/5～4/5。6.如权利要求5所述的介电质层中的空洞检测方法，其特征在于，还包括，重复循环步骤(B)和步骤(C)直至所述介电质层的去除厚度达到预设的最大去除厚度，或者，直至所述介电层的剩余厚度达到预设的最少保留厚度。7.如权利要求1至6中任一项所述的介电质层中的空洞检测方法，其特征在于，去除所述介电质层的方法包括曝光和刻蚀。8.如权利要求1...

【专利技术属性】
技术研发人员：贾洋，周伦潮，冯巍，奉伟，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42