实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。而且，实施方式的半导体装置的制造方法包含如下步骤：形成贯通半导体衬底且开口的贯通孔；在所述半导体衬底的第1面上及所述贯通孔的内部，以150℃以下形成具有1μm以下的厚度的绝缘膜；及在所述贯通孔的内部形成金属部。
Semiconductor device and manufacturing method thereof
The embodiment provides a manufacturing method of a semiconductor device and a semiconductor device having a TSV capable of suppressing defect generation. The semiconductor device of the embodiment has: a semiconductor substrate with a through hole from the first side to the second side opposite to the first side; a metal part formed within the through hole; and an insulating film arranged between the semiconductor substrate and the metal part with a thickness of less than 1 micron. Furthermore, the manufacturing method of the semiconductor device according to the embodiment comprises the following steps: forming a through hole through the semiconductor substrate with an opening; forming an insulating film with a thickness of less than 1 micron on the first surface of the semiconductor substrate and the inside of the through hole with a thickness of less than 150 degrees Celsius; and forming a metal part within the through hole. .
【技术实现步骤摘要】
半导体装置及其制造方法[相关申请案]本申请案享受以日本专利申请2017-65620号(申请日：2017年3月29日)为基础申请的优先权。本申请案中通过参照此基础申请而包含基础申请的全部内容。
本实施方式涉及一种半导体装置及其制造方法。
技术介绍
在使用TSV(Through-SiliconVia，硅通孔)的半导体装置的制作方法中，有在半导体衬底上制作器件(半导体电路等)之后使Si薄膜化而形成TSV的方法(ViaLast(后穿孔)构造)。器件逐步微细化，对此，因为是从器件的外侧利用TSV进行连接，所以与技术节点无关，微细化的必要性低。而且，在形成制造难度变高的微细器件之后形成TSV，所以，不容易影响器件良率。然而，须要利用可再剥离的粘合剂将半导体衬底粘贴于支撑衬底，且一面使Si变薄一面形成TSV。作成TSV时，需要以低温进行作成。
技术实现思路
实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及其制造方法。实施方式的半导体装置具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与金属部之间，且具有1μm以下的厚度。而且，实施方式的半导体装置的制造方法包含如下步骤：形成贯通半导体衬底且开口的贯通孔；在所述半导体衬底的第1面上及所述贯通孔的内部，以150℃以下成膜为具有1μm以下的厚度的绝缘膜；及在所述贯通孔的内部形成金属部。附图说明图1是表示实施方式中的半导体装置的概略构成例的截面图。图2～8是表示实施方式中的半导体装置的制造方法的工艺截面图。图9(a)及(b)是表示以各温度进行热处理时的氧化硅膜的测定结果的图。图10(a)及(b)是表示以150℃成膜的氧化硅膜的膜厚增加后的膜厚、与因膨润所致的膜厚的增加量及膨润率的关系的图。图11是表示氧化硅膜成膜后的热处理时间与Si-OH/Si-O比的关系的图。具体实施方式(第1实施方式)以下，参照随附图式，详细说明实施方式中的半导体装置及半导体装置的制造方法。另外，本专利技术并不限于该实施方式。而且，以下的说明中，将元件形成对象的半导体衬底的元件形成面作为第1面，将与该第1面为相反侧的面作为第2面。图1是表示实施方式中的半导体装置的概略构成例的截面图。如图1所示，半导体装置1包括半导体衬底10、绝缘层11、STI12、绝缘层13、第1贯通电极14、绝缘层17、第2贯通电极18及接合材(凸块)19。半导体衬底10例如为硅衬底。该半导体衬底10可变薄为50μm(微米)以下，例如为30±5μm左右。在半导体衬底10的第1面，具有形成半导体元件的主动区、与使主动区之间电性分离的STI(ShallowTrenchIsolation，浅沟道隔离)12。在主动区形成有存储单元阵列、晶体管、电阻元件、电容器元件等半导体元件(未图示)。STI12可使用例如氧化硅膜等绝缘膜。在STI12上，设有将半导体元件电连接于第2贯通电极19的第1贯通电极14或配线构造35。配线构造35设在STI12上，且与设在半导体衬底10的第1面上的半导体元件(例如，晶体管)电连接。半导体元件及配线构造35被绝缘层11、13覆盖。在半导体衬底10的第2面，设有电连接于第2贯通电极18的接合材19等。绝缘层13覆盖配线构造35以保护配线构造35。该绝缘层13也可包含覆盖器件层12的钝化膜、及覆盖在钝化膜上的有机层。钝化膜可为氮化硅膜(SiN)、氧化硅膜(SiO2)或氮氧化硅膜(SiON)的单层膜、或者其中的2种以上的积层膜。有机层也可使用感光性聚酰亚胺等树脂材料。第1贯通电极14与配线构造35接触。第1贯通电极14也可包含至少覆盖贯通孔内表面的障壁金属层141、障壁金属层141上的籽晶金属层142、及籽晶金属层142上的贯通电极143。也可省略障壁金属层141。可在贯通电极143上设置材料膜144，该材料膜144在半导体装置1沿纵向集成化时发挥功能。障壁金属层141可采用钛(Ti)、钽(Ta)、钌(Ru)等。籽晶金属层142可使用铜(Cu)或镍与铜的积层膜(Ni、Cu)等。贯通电极143可使用镍(Ni)等。材料膜144可采用金(Au)、锡(Sn)、铜(Cu)、锡—铜(SnCu)、锡—金(SnAu)、锡—银(SnAg)等。其中，第1贯通电极14的层构造及材料可根据目的而适当变更。例如，可根据贯通电极143所使用的导电性材料或形成方法来适当变更障壁金属层141、籽晶金属层142或材料膜144的层构造或材料。通过使第2贯通电极18与配线构造35接触，将配线构造35电引出到半导体衬底10的第2面上。第2贯通电极18可包含至少覆盖贯通孔内表面的障壁金属层(第1金属层)181、障壁金属层181上的籽晶金属层(第2金属层)182、及籽晶金属层182上的贯通电极(第3金属层)183。各自使用的金属材料可与第1贯通电极14的障壁金属层141、籽晶金属层142及贯通电极143相同。在贯通电极183的内部可形成空隙。而且，在贯通电极183上可设置接合材19，该接合材19是在将多个半导体装置1沿纵向(半导体衬底10的厚度方向)集成时用于将半导体装置1之间接合。该接合材19可采用锡(Sn)、铜(Cu)、锡—铜(SnCu)、锡—金(SnAu)、锡—银(SnAg)等。从形成在半导体衬底10的贯通孔内的内侧面起，直至半导体衬底10的第2面上，设有用于防止第2贯通电极18与半导体衬底10短路的绝缘层17。绝缘层17包含例如氧化硅膜。本实施方式中，绝缘层17的厚度为1μm以下。另外，本实施方式中，绝缘层17是氧化硅膜的单层膜，但未必一定为单层膜。例如，也可为绝缘层17、氧化硅膜与氮化硅膜的积层膜。接着，以下将参照图式对实施方式中的半导体装置1的制造方法进行详细说明。图2～图8是表示实施方式中的半导体装置的制造方法的工艺截面图。另外，图2～图8中，使用与图1相同的截面进行说明。其中，图2中，为了便于说明，使截面的上下关系与图1及图3～图8中的上下关系相反。首先，如图2所示，在半导体衬底10的第1面上形成STI12，确定主动区。半导体衬底10例如为硅衬底。STI12例如为氧化硅膜。接着，在主动区形成半导体元件(未图示)。半导体元件例如可为存储单元阵列、晶体管、电阻元件、电容器元件等。当形成半导体元件时，在STI12上形成例如配线构造35。半导体元件及配线构造35被绝缘层11、13覆盖。另外，绝缘层13可包含覆盖配线构造35的钝化膜、及覆盖在钝化膜上的有机层。有机层可使用感光性聚酰亚胺等，在该有机层上转印有用于形成第1贯通电极14的开口图案。开口图案的开口径例如可为10μm左右。接着，例如，通过将有机层作为遮罩对绝缘层13的钝化膜及绝缘层12进行蚀刻，而使配线构造35露出。钝化膜及绝缘层12的蚀刻可使用反应性离子蚀刻(RIE)等。接着，在包含贯通孔内部的整个绝缘层13上，依序积层采用钛(Ti)的障壁金属层及采用铜(Cu)的籽晶金属层。成膜为障壁金属层及籽晶金属层时，可分别使用溅镀法或化学气相沉积(CVD)法等。籽晶金属层的膜厚例如可为500nm左右。接着，使用例如PEP(PhotoEngravingProcess，光刻工艺)技术，在籽晶金属层上形成用于形成贯通电本文档来自技高网...
【技术保护点】
1.一种半导体装置，具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。
【技术特征摘要】
2017.03.29 JP 2017-0656201.一种半导体装置，具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。2.根据权利要求1所述的半导体装置，其中，所述绝缘膜中的Si—OH/Si-O的键合比为15％以下。3.根据权利要求1或2所述...
【专利技术属性】
技术研发人员：久米一平，松田竹人，奥田真也，村野仁彦，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP
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