双分离栅闪存的编程时序电路及方法技术

本发明专利技术公开了一种双分离栅闪存的编程时序电路，双分离栅闪存的存储单元包括排列源区和漏区之间的第一至第三栅极结构；第一和第三栅极结构具有浮栅，第一栅极结构作为信息存储位，编程时对第一栅极结构的浮栅进行注入编程，编程时序电路提供在编程时具有分段结构的第一控制栅极线信号和源极线信号，第一控制栅极线信号和源极信号线的多个分段之间的电压大小依次增加。本发明专利技术还公开了一种双分离栅闪存的编程方法。本发明专利技术能降低编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。

Programming timing circuit and method for dual split gate flash memory

The present invention discloses a programmable sequential circuit for double-split-gate flash memory. The storage unit of double-split-gate flash memory includes a first to third gate structure arranged between the source area and the drain area; the first and third gate structures have a floating gate; the first gate structure acts as the information storage bit, and the floating gate of the first gate structure is injected during programming. When programmed, the programmed sequential circuit provides a first control grid line signal and a source line signal with a segmented structure at the time of programming, and the voltage between the first control grid line signal and multiple segments of the source signal line increases in turn. The invention also discloses a programming method of dual split gate flash memory. The invention can reduce the peak voltage of the floating gate of the programming bit, reduce the stress of the gate dielectric layer at the bottom of the floating gate of the programming bit, and improve the reliability of the device.

【技术实现步骤摘要】
双分离栅闪存的编程时序电路及方法
本专利技术涉及半导体集成电路领域，特别是涉及一种双分离栅闪存的编程时序电路。本专利技术还涉及一种双分离栅闪存的编程方法。
技术介绍
如图1所示，是现有双分离栅闪存的存储单元的结构图；各存储单元包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、源区102和漏区103。所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅(FloatingGate，FG)108、第二栅介质层109和多晶硅控制栅110叠加而成。源区102和漏区103通常为N+掺杂，半导体衬底101为P型掺杂的硅衬底。所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。所述第二栅极结构105由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。所述第一栅极结构104的多晶硅控制栅110连接第一控制栅极线CG101；所述第三栅极结构106的多晶硅控制栅110连接第二控制栅极线CG102；所述第二栅极结构105的多晶硅栅112连接字线WL。所述第一栅极结构104作为信息存储位(storagebit)，所述第三栅极结构106作为导通栅极(passgate)；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅(selectgate)。源区102连接到源极线SL，漏区103连接到位线BL。所述第一栅极结构104为信息存储位也即在编程中对应需要注入电子的编程位，现有方法中，编程时需要将存储电荷即电子注入到所述第一栅极结构104的浮栅108中，编程的电压为：字线WL为1.5V，这会使第二栅极结构105底部的沟道形成；第二控制栅极线CG102为5V，这会使第三栅极结构106底部的沟道形成；位线BL提供一编程电流，大小如2μA；源极线SL加5.5V电压，第一控制栅极线CG101加8V电压，源极线SL和第一控制栅极线CG101的电压会使所述第一栅极结构104底部产生较大耗尽区，电子通过沟道从位线BL一侧流入到所述第一栅极结构104底部的耗尽区后会注入到所述第一栅极结构104的浮栅108中，实现编程，这种编程的电子注入方式称为源端热电子注入(SSI)，采用较小的编程电流即可实现。如图2A所示，是现有方法中对双分离栅闪存的存储单元进行编程时源极线和第一控制栅极线的电压信号时序图；图2A中，CG101表示第一控制栅极线的电压信号时序图，SL表示源极线的电压信号时序图；编程时，电压信号CG101会从5V上升到8V，并在8V保持6μs，编程完成后电压信号CG101再降低到5V；电压信号SL则会从0V上升到5.5V并保持6μs，编程完成后电压信号SL再降低到0V。如图2B所示，是图2A对应的源极线和第一控制栅极线的电压信号下的第一栅极结构104的浮栅108的电位随时间变化图，图2B中FG表示第一栅极结构104的浮栅108的电位信号，第一栅极结构104的浮栅108是不外接电位的，第一栅极结构104的浮栅108的电位是通过对电压信号CG101的感应得到，编程开始时，电压信号CG101上升到8V，第一栅极结构104的浮栅108还没有注入电子，这时第一栅极结构104的浮栅108的电压最大，如图2B中的电压V101所示；随着电子的注入，第一栅极结构104的浮栅108的电压会逐渐降低。由图2B所示可知，电压V101为第一栅极结构104的浮栅108的电位的峰值，该峰值电压V101过大时会对所述第一栅极结构104的第一栅介质层107产生较大的应力，从而降低器件的可靠性。
技术实现思路
本专利技术所要解决的技术问题是提供一种双分离栅闪存的编程时序电路，能降低编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。为此，本专利技术还提供一种双分离栅闪存的编程方法。为解决上述技术问题，本专利技术提供的双分离栅闪存的编程时序电路的双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区。所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区。所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅。所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线，所述第二栅极结构的多晶硅栅连接到字线。所述源区连接到源极线，所述漏区连接到位线。编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第二控制栅极线信号、第一控制栅极线信号和源极线信号。所述字线信号连接到所述字线并使所述第二栅极结构底部的所述沟道区表面形成沟道。所述第二控制栅极线信号连接到所述第二控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道。所述位线信号提供一编程电流。所述第一控制栅极线信号连接到所述第一控制栅极线，所述源极线信号连接到所述源极线，所述第一控制栅极线信号和所述源极线信号使电子注入到所述第一栅极结构的浮栅中实现对所述存储单元的编程。所述第一控制栅极线信号和所述源极线信号具有多个分段结构，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。进一步的改进是，所述编程时序电路包括：多个修调寄存器，一个多路选择器和多个脉冲产生器。所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线信号和所述源极线信号的分段的个数。多个所述修调寄存器中分别存储有所述第一控制栅极线信号和所述源极线信号在多个分段结构中所具有的值。每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述第一控制栅极线信号和所述源极线信号输出；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线信号和所述源极线信号的大小和延续时间。进一步的改进是，所述半导体衬底为硅衬底。进一步的改进是，所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。进一步的改进是，所述浮栅为多晶硅浮栅。进一步的改进是，所述第一栅介质层的材料为氧化层，所本文档来自技高网...

【技术保护点】
1.一种双分离栅闪存的编程时序电路，其特征在于：双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线，所述第二栅极结构的多晶硅栅连接到字线；所述源区连接到源极线，所述漏区连接到位线；编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第二控制栅极线信号、第一控制栅极线信号和源极线信号；所述字线信号连接到所述字线并使所述第二栅极结构底部的所述沟道区表面形成沟道；所述第二控制栅极线信号连接到所述第二控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道；所述位线信号提供一编程电流；所述第一控制栅极线信号连接到所述第一控制栅极线，所述源极线信号连接到所述源极线，所述第一控制栅极线信号和所述源极线信号使电子注入到所述第一栅极结构的浮栅中实现对所述存储单元的编程；所述第一控制栅极线信号和所述源极线信号具有多个分段结构，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。...

【技术特征摘要】
1.一种双分离栅闪存的编程时序电路，其特征在于：双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；所述第二栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线，所述第二栅极结构的多晶硅栅连接到字线；所述源区连接到源极线，所述漏区连接到位线；编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第二控制栅极线信号、第一控制栅极线信号和源极线信号；所述字线信号连接到所述字线并使所述第二栅极结构底部的所述沟道区表面形成沟道；所述第二控制栅极线信号连接到所述第二控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道；所述位线信号提供一编程电流；所述第一控制栅极线信号连接到所述第一控制栅极线，所述源极线信号连接到所述源极线，所述第一控制栅极线信号和所述源极线信号使电子注入到所述第一栅极结构的浮栅中实现对所述存储单元的编程；所述第一控制栅极线信号和所述源极线信号具有多个分段结构，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。2.如权利要求1所述的双分离栅闪存的编程时序电路，其特征在于：所述编程时序电路包括：多个修调寄存器，一个多路选择器和多个脉冲产生器；所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线信号和所述源极线信号的分段的个数；多个所述修调寄存器中分别存储有所述第一控制栅极线信号和所述源极线信号在多个分段结构中所具有的值；每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述第一控制栅极线信号和所述源极线信号输出；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线信号和所述源极线信号的大小和延续时间。3.如权利要求2所述的双分离栅闪存的编程时序电路，其特征在于：所述半导体衬底为硅衬底。4.如权利要求3所述的双分离栅闪存的编程时序电路，其特征在于：所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。5.如权利要求4所述的双分离栅闪存的编程时序电路，其特征在于：所述浮栅为多...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31