存储单元制造技术

本发明专利技术公开了一种存储单元，包括耦合装置、读取晶体管、第一读取选择晶体管、第二读取选择晶体管、抹除装置、写入晶体管、及写入选择晶体管。耦合装置形成于第一掺杂区。抹除装置形成于第二掺杂区。读取晶体管、第一读取选择晶体管、第二读取选择晶体管、写入晶体管、及写入选择晶体管形成于第三掺杂区。耦合装置的栅极端耦接于共浮动栅极。抹除装置的栅极端耦接于共浮动栅极。在写入操作期间内，电子会由写入晶体管注入至共浮动栅极。在抹除操作期间内，电子会由共浮动栅极注入至抹除装置。

【技术实现步骤摘要】
存储单元
本专利技术涉及一种存储单元，特别是涉及一种将写入的操作路径与读取的操作路径分离，且具有高耐久度的存储单元。
技术介绍
非易失存储器(Non-VolatileMemory，NVM)是一种在没有电力供应至内存区块的情况下，仍然能够维持原本储存的数据的内存。非易失存储器可应用于许多设备，例如磁性装置、光盘片、闪存或是其它半导体制程的存储装置。非易失存储器可分为电子式寻址系统(ElectricallyAddressedSystems)的内存，例如只读存储器(Read-OnlyMemory)，以及机械式寻址系统(MechanicallyAddressedSystems)的内存，例如硬盘、光盘、磁带等装置。并且，非易失存储器不需要将本身储存的数据做周期性地更新。因此，非易失存储器常被用来当成备份数据的装置或是能长时间储存数据的装置。因为科技的进步，为了存取巨量数据，高密度以及高容量的非易失存储器是不可或缺的电路组件。因为非易失存储器可以执行数据的写入操作以及读取操作，故内存的使用次数会与写入操作次数和读取操作次数有关。在传统的非易失存储器中，当使用次数增加时，跨导劣化(TransconductanceDegradation)的现象(一般也可称为GmDegradation)将很严重，这将导致抹除状态的电流值劣化(一般也可称为ERSIonDegradation)。换句话说，在传统的非易失存储器中，当使用次数增加时，将产生抹除状态的电流值劣化现象，导致侦测边界的电压降低。因此，当非易失存储器的使用次数上升时，数据存取的效能会降低。
技术实现思路
本专利技术实施例提出一种种存储单元，包括耦合装置、读取晶体管、第一读取选择晶体管、第二读取选择晶体管、抹除装置、写入晶体管、及写入选择晶体管。耦合装置包括用以接收控制线信号的第一端、及第二端。读取晶体管包括第一端、耦接于耦合装置的第二端的控制端、及第二端。第一读取选择晶体管包括耦接于读取晶体管的第二端的第一端、用以接收字符线信号的控制端、及用以接收位线信号的第二端。第二读取选择晶体管包括用以接收读取来源线信号的第一端、用以接收读取选择栅极信号的控制端、及耦接于读取晶体管的第一端的第二端。抹除装置包括用以接收抹除线信号的第一端、及耦接于耦合装置的第二端的第二端。写入晶体管包括第一端、及耦接于耦合装置的第二端的控制端。写入选择晶体管包括用以接收写入来源线信号的第一端、用以接收写入选择栅极信号的控制端、及耦接于写入晶体管的第一端的第二端。附图说明图1是本专利技术的存储单元的实施例的电路架构图。图2是图1的存储单元在写入操作期间内，各信号状态的示意图。图3是图1的存储单元在写入禁止操作期间内，各信号状态的示意图。图4是在读取操作期间且图1的存储单元被选择时，各信号状态的示意图。图5是在读取操作期间且图1的存储单元未被选择时，各信号状态的示意图。图6是图1的存储单元在抹除操作期间内，各信号状态的示意图。图7是图1的存储单元的布局架构的示意图。图8是本专利技术的内存数组的架构图。图9是扩充图8的内存数组的示意图。其中，附图标记说明如下：100存储单元Reg1第一掺杂区Reg2第二掺杂区Reg3第三掺杂区CD耦合装置RT读取晶体管RST1第一读取选择晶体管RST2第二读取选择晶体管ED抹除装置PT写入晶体管PST写入选择晶体管CL控制线信号EL抹除线信号WL字符线信号BL位线信号SL读取来源线信号SG读取选择栅极信号VB写入来源线信号VA写入选择栅极信号Ic1及Ic2电子流Iread电流L1、L2、L3布局层PC及PE接点M1及M2金属层Cell1,1、Cell2,1、Cell3,1、Celln,1、Cell1,2、Cell2,2、Cell3,2、Celln,2、Cell1,m、Cell2,m、存储单元Cell3,3、Celln,m200内存数组PAGE1、PAGE2、PAGEm、PACER、分页单元PAGECWL1、WL2、WLm字符线SG1、SG2、SGm读取选择栅极线CL1、CL2、CLm控制线EL1、EL2、ELm抹除线VA1、VA2、VAm写入选择栅极线SL1、SL2、SLm读取来源线BL1、BL2、BLn位线VB1、VB2、VBn写入来源线具体实施方式图1是本专利技术的存储单元100的实施例的电路架构图。存储单元100包括耦合装置CD、读取晶体管RT、第一读取选择晶体管RST1、第二读取选择晶体管RST2、抹除装置ED、写入晶体管PT、及写入选择晶体管PST。耦合装置CD包括用以接收控制线信号CL的第一端、及第二端。耦合装置CD的第二端可为耦合装置CD的栅极端。读取晶体管RT包括第一端、耦接于耦合装置CD的第二端的控制端、及第二端。第一读取选择晶体管RST1包括耦接于读取晶体管RT的第二端的第一端、用以接收字符线信号WL的控制端、及用以接收位线信号BL的第二端。第二读取选择晶体管RST2包括用以接收读取来源线信号SL的第一端、用以接收读取选择栅极信号SG的控制端、及耦接于读取晶体管RT的第一端的第二端。抹除装置ED包括用以接收抹除线信号EL的第一端、及耦接于耦合装置CD的第二端的第二端。写入晶体管PT包括第一端、及耦接于耦合装置CD的第二端的控制端。写入晶体管PT还可包括第二端，且第二端保持在浮接状态。写入选择晶体管PST包括用以接收写入来源线信号VB的第一端、用以接收写入选择栅极信号VA的控制端、及耦接于写入晶体管PT的第一端的第二端。并且，耦合装置CD可形成于第一掺杂区(DopedRegion)Reg1。抹除装置ED可形成于第二掺杂区Reg2。读取晶体管RT、第一读取选择晶体管RST1、第二读取选择晶体管RST2、写入晶体管PT、及写入选择晶体管PST可形成于第三掺杂区Reg3。在存储单元100中，第一掺杂区Reg1可为N型井。第二掺杂区Reg2可为N型井。第三掺杂区Reg3可为P型井。并且，第一掺杂区Reg1与第二掺杂区Reg2可为两各自的掺杂区。读取晶体管RT及写入晶体管PT可为两浮动栅极晶体管(FloatingGateTransistors)。耦合装置CD及抹除装置ED可为两金属氧化半导体电容(Metal-Oxide-SemiconductorCapacitors)。耦合装置CD的第二端、抹除装置ED的第二端、读取晶体管RT及写入晶体管PT的栅极端可耦接于共浮动栅极(CommonFloatingGate)。不同于传统的存储单元使用相同路径来执行写入操作以及读取操作，存储单元100可利用不同路径来执行写入操作、抺除操作以及读取操作，因此可以达到提升耐久度的功效。以下将描述存储单元100在各种操作模式下的状态。图2是存储单元100在写入操作期间内，各信号状态的示意图。在图2中，存储单元100的控制线信号CL可为在18伏特的第一电压(后文称为，第一电压VPGM)。读取来源线信号SL可为在5伏特的第二电压(后文称为，第二电压VDD)。读取选择栅极信号SG可为在第二电压VDD。字符线信号WL可为在5伏特的第二电压VDD。位线信号BL可为在第二电压VDD。抹除线信号EL可为在18伏特的第一电压VPGM。写入选择栅极信号VA可为在第二电压VDD。写入来源线信号VB可为接地电压(0伏特本文档来自技高网...

【技术保护点】
一种存储单元，其特征在于，包括：耦合装置，包括：第一端，用以接收控制线信号；及第二端；读取晶体管，包括：第一端；控制端，耦接于所述耦合装置的所述第二端；及第二端；第一读取选择晶体管，包括：第一端，耦接于所述读取晶体管的所述第二端；控制端，用以接收字符线信号；及第二端，用以接收位线信号；第二读取选择晶体管，包括：第一端，用以接收读取来源线信号；控制端，用以接收读取选择栅极信号；及第二端，耦接于所述读取晶体管的所述第一端；抹除装置，包括：第一端，用以接收抹除线信号；及第二端，耦接于所述耦合装置的所述第二端；写入晶体管，包括：第一端；及控制端，耦接于所述耦合装置的所述第二端；及写入选择晶体管，包括：第一端，用以接收写入来源线信号；控制端，用以接收写入选择栅极信号；及第二端，耦接于所述写入晶体管的所述第一端。

【技术特征摘要】
2016.12.04 US 15/368,6581.一种存储单元，其特征在于，包括：耦合装置，包括：第一端，用以接收控制线信号；及第二端；读取晶体管，包括：第一端；控制端，耦接于所述耦合装置的所述第二端；及第二端；第一读取选择晶体管，包括：第一端，耦接于所述读取晶体管的所述第二端；控制端，用以接收字符线信号；及第二端，用以接收位线信号；第二读取选择晶体管，包括：第一端，用以接收读取来源线信号；控制端，用以接收读取选择栅极信号；及第二端，耦接于所述读取晶体管的所述第一端；抹除装置，包括：第一端，用以接收抹除线信号；及第二端，耦接于所述耦合装置的所述第二端；写入晶体管，包括：第一端；及控制端，耦接于所述耦合装置的所述第二端；及写入选择晶体管，包括：第一端，用以接收写入来源线信号；控制端，用以接收写入选择栅极信号；及第二端，耦接于所述写入晶体管的所述第一端。2.如权利要求1所述的存储单元，其特征在于，所述写入晶体管还包括第二端，且所述第二端保持在浮接状态。3.如权利要求1所述的存储单元，其特征在于，所述耦合装置形成于第一掺杂区(DopedRegion)，且所述抹除装置形成于第二掺杂区。4.如权利要求1所述的存储单元，其特征在于，所述读取晶体管、所述第一读取选择晶体管、所述第二读取选择晶体管、所述写入晶体管、及所述写入选择晶体管形成于第三掺杂区。5.如权利要求1所述的存储单元，其特征在于，所述读取晶体管及所述写入晶体管是两浮动栅极晶体管(FloatingGateTransistors)，且所述耦合装置及所述抹除装置是两金属氧化半导体电容(Metal-Oxide-SemiconductorCapacitors)。6.如权利要求1所述的存储单元，其特征在于，所述字符线信号、所述读取选择栅极信号、及所述写入选择栅极信号是在多晶硅层(PolycrystallineLayer)上的共节点产生。7.如权利要求1所述的存储单元，其特征在于，在写入操作期间内，所述第一读取选择晶体管及所述第二读取选择晶体管是截止。8.如权利要求7所述的存储单元，其特征在于，所述控制线信号是在第一电压，所述读取来源线信号是在第二电压，所述读取选择栅极信号是在所述第二电压，所述字符线信号是在所述第二电压，所述位线信号是在所述第二电压，所述抹除线信号是在所述第一电压，所述写入选择栅极信号是在所述第二电压，所述写入来源线信号是在接地电压，所述第一电压大于所述第二电压，且所述第二电压大于所述接地电压。9.如权利要求1所述的存储单元，其特征在于，在写入禁止操作期间内，所述写入选择晶体管是截止。10.如权利要求9所述的存储单元，其特征在于，所述控制线信号是在第一电压，所述读取来源线信号是在第二电压，所述读取选择栅极信号是在所述第二电压，所述字符线信号是在所述第二电压，所述位线信号是在所述第二电压，所述抹除线信号是在所述第一电压，所述写入选择栅极信号是在所述第二电压，所述写入来源线信号是在第二电压，且所述第一电压大于所述第二电压。11.如权利要求1所述的存储单元，其特征在于，在读取操作期间内且所述存储单元被选择时，所述控制线信号是在第六电压，所述读取来源线信号是在接地电压，所述读取选择栅极信号是在第三电压，所述字符线信号是在所述第三电压，所述位线信号是在第四电压，所述抹除线信号是在所述第六电压，所述写入选择栅极信号是在所述第三电压，所述写入来源线信号是在所述接地电压，所述第三电压及所述第四电压大于所述接地电压，且所述第六电压大于或等于所述接地电压。12.如权利要求1所述的存储单元，其特征在于，在...

【专利技术属性】
技术研发人员：罗俊元，张纬宸，王世辰，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71