存储单元及存储阵列制造技术

本发明专利技术公开了一种存储单元包括读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管、第二浮接栅极晶体管及共同浮接栅极。共同浮接栅极耦接于第一浮接栅极晶体管及第二浮接栅极晶体管。存储单元利用第二浮接栅极晶体管上方的共同浮接栅极进行写入及清除操作，并通过第一浮接栅极及读取选择晶体管进行读取操作。

【技术实现步骤摘要】
存储单元及存储阵列
本专利技术是有关于一种存储单元，特别是一种能够承受高压操作的多次写入存储单元。
技术介绍
非挥发性内存(Non-volatilememory，NVM)是一种能够在内存区块无电源供应时，仍能保存储存信息的内存。由于非挥发性内存能够应用在各种领域中，因此将非挥发性内存嵌入于与主电路相同芯片的需求也成为趋势，特别是在对于芯片空间要求严格的个人电子装置应用中尤为普遍。根据写入次数限制的不同，非挥发性内存可分为多次写入(multi-timeprogrammable，MTP)内存和单次写入(one-timeprogrammable，OTP)内存。现有技术中的多次写入非挥发性内存可包括用来储存数据的浮接栅极晶体管，以及一或两个用来致能浮接栅极晶体管以进行对应操作的选择晶体管。浮接栅极晶体管是由两个不同的耦合组件所控制，一个用来控制写入操作，另一个则用来控制清除操作。由于在写入操作和清除操作期间，电子会被注入浮接栅极或是自浮接栅极退出(eject)，因此随着写入次数增加，浮接栅极也会随着受损。浮接栅极的缺陷将使得存储单元退化，导致存储单元所产生的读取电流难以辨识。
技术实现思路
为了能够避免存储单元因为浮接栅极受损导致读取电流不易辨识，而造成存储单元的读取能力退化，本专利技术的一实施例提供一种存储单元，存储单元包括读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管、第二浮接栅极晶体管及共同浮接栅极。读取选择晶体管具有第一端、第二端、控制端及基极端。读取选择晶体管的第一端耦接于位线，读取选择晶体管的控制端耦接于字符线，而读取选择晶体管的基极端耦接于源极线。第一浮接栅极晶体管具有第一端、第二端、控制端及基极端。第一浮接栅极晶体管的第一端耦接于读取选择晶体管的第二端，第一浮接栅极晶体管的第二端耦接于源极线，而第一浮接栅极晶体管的基极端耦接于源极线。写入选择晶体管具有第一端、第二端、控制端及基极端，写入选择晶体管的第一端耦接于清除控制线，写入选择晶体管的控制端耦接于操作控制线，而写入选择晶体管的基极端耦接于清除控制线。第二浮接栅极晶体管具有第一端、第二端、控制端及基极端，第二浮接栅极晶体管的第一端耦接于写入选择晶体管的第二端，而第二浮接栅极晶体管的基极端耦接于清除控制线。共同浮接栅极耦接于第一浮接栅极晶体管及第二浮接栅极晶体管。本专利技术的另一实施例提供一种存储阵列，存储阵列包括多条位线、多条字符线、多条操作控制线、多条清除控制线、多条源极线及复数列存储单元。每一存储单元包括读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管、第二浮接栅极晶体管及共同浮接栅极。读取选择晶体管具有第一端、第二端、控制端及基极端，读取选择晶体管的第一端耦接于对应的位线，读取选择晶体管的控制端耦接于对应的字符线，而读取选择晶体管的基极端耦接于对应的源极线。第一浮接栅极晶体管具有第一端、第二端及基极端，第一浮接栅极晶体管的第一端耦接于读取选择晶体管的第二端，第一浮接栅极晶体管的第二端耦接于源极线，而第一浮接栅极晶体管的基极端耦接于对应的源极线。写入选择晶体管具有第一端、第二端、控制端及基极端，写入选择晶体管的第一端耦接于对应的清除控制线，写入选择晶体管的控制端耦接于对应的操作控制线，而写入选择晶体管的基极端耦接于对应的清除控制线。第二浮接栅极晶体管具有第一端、第二端及基极端，第二浮接栅极晶体管的第一端耦接于写入选择晶体管的第二端，而第二浮接栅极晶体管的基极端耦接于清除控制线。共同浮接栅极耦接于第一浮接栅极晶体管及第二浮接栅极晶体管。位于相同一列的复数个存储单元是耦接于相同的字符线，相同的源极线，及相同的清除控制线，而位于相同一行的复数个存储单元是耦接于相同的位线及相同的操作控制线。附图说明图1为本专利技术一实施例的存储单元的示意图。图2为图1的存储单元的布局图。图3为图1的写入选择晶体管及第二浮接栅极晶体管的结构图。图4为图1的存储单元在写入操作期间所接收的电压示意图。图5为图1的存储单元在清除操作期间所接收的电压示意图。图6为图1的存储单元在读取操作期间所接收的电压示意图。图7为本专利技术另一实施例的存储单元的示意图。图8为图7的存储单元的布局图。图9为本专利技术一实施例的存储阵列的示意图。图10为图9的存储阵列在其存储单元的写入操作期间所接收到的电压示意图。图11为图9的存储阵列在其存储单元的清除操作期间所接收到的电压示意图。图12为图9的存储阵列在其存储单元的读取操作期间所接收到的电压示意图。其中，附图标记说明如下：100、200、100(1,1)至100(N,M)存储单元110、210读取选择晶体管120、220第一浮接栅极晶体管130、230写入选择晶体管140、240第二浮接栅极晶体管FG共同浮接栅极WL、WL1至WLM字符线BL、BL1至BLN位线SL、SL1至SLM源极线OL、OL1至OLN操作控制线EL、EL1至ELM清除控制线NW1、NW2N型井PW、PW1、PW2P型井P+P型参杂区N+N型参杂区OD1、OD2氧化扩散区A1、A2重迭区域P-SubP型基底STI浅沟槽绝缘层132接触窗V1第一电压V2第二电压V3第三电压V4第四电压V5第五电压DNW深N型井10存储阵列具体实施方式图1为本专利技术一实施例的存储单元100的示意图。存储单元100包括读取选择晶体管110、第一浮接栅极晶体管120、写入选择晶体管130、第二浮接栅极晶体管140及共同浮接栅极FG。读取选择晶体管110具有第一端、第二端、控制端及基极端。读取选择晶体管110的第一端耦接于位线BL，读取选择晶体管110的控制端耦接于字符线WL，而读取选择晶体管110的基极端耦接于源极线SL。第一浮接栅极晶体管120具有第一端、第二端、控制端及基极端。第一浮接栅极晶体管120的第一端耦接于读取选择晶体管110的第二端，第一浮接栅极晶体管120的第二端耦接于源极线SL，第一浮接栅极晶体管120的基极端耦接于源极线SL。写入选择晶体管130具有第一端、第二端、控制端及基极端。写入选择晶体管130的第一端耦接于清除控制线EL，写入选择晶体管130的控制端耦接于操作控制线OL，而写入选择晶体管130的基极端耦接于清除控制线EL。第二浮接栅极晶体管140具有第一端、第二端、控制端及基极端。第二浮接栅极晶体管140的第一端耦接于写入选择晶体管的第二端，第二浮接栅极晶体管140的第二端为浮接状态，而第二浮接栅极晶体管140的基极端耦接于清除控制线EL。此外，共同浮接栅极FG耦接至第一浮接栅极晶体管120及第二浮接栅极晶体管140。图2为存储单元100的布局图，而图3为写入选择晶体管130及第二浮接栅极晶体管140的结构图。在第2及3图中，读取选择晶体管110、第一浮接栅极晶体管120、写入选择晶体管130及第二浮接栅极晶体管140可由P型金氧半晶体管(P-typemetal-oxide-semiconductor，PMOS)实作。此外，读取选择晶体管110及第一浮接栅极晶体管120可形成在第一N型井NW1中的氧化扩散区OD1中，而写入选择晶体管130及第二浮接栅极晶体管140可形成在第二N型井NW2的氧化扩散区OD2。在本实施例中，读取选择晶体管110及第一浮接栅极晶体管120的第一本文档来自技高网...

【技术保护点】
1.一种存储单元，其特征在于，包括：读取选择晶体管，具有第一端耦接于位线，第二端，控制端耦接于字符线，及基极端耦接于源极线；第一浮接栅极晶体管，具有第一端耦接于所述读取选择晶体管的所述第二端，第二端耦接于所述源极线，及基极端耦接于所述源极线；写入选择晶体管，具有第一端耦接于清除控制线，第二端，控制端耦接于操作控制线，及基极端耦接于所述清除控制线；第二浮接栅极晶体管，具有第一端耦接于所述写入选择晶体管的所述第二端，第二端，及基极端耦接于所述清除控制线；及共同浮接栅极，耦接于所述第一浮接栅极晶体管及所述第二浮接栅极晶体管。

【技术特征摘要】
2017.01.16 US 15/406,8021.一种存储单元，其特征在于，包括：读取选择晶体管，具有第一端耦接于位线，第二端，控制端耦接于字符线，及基极端耦接于源极线；第一浮接栅极晶体管，具有第一端耦接于所述读取选择晶体管的所述第二端，第二端耦接于所述源极线，及基极端耦接于所述源极线；写入选择晶体管，具有第一端耦接于清除控制线，第二端，控制端耦接于操作控制线，及基极端耦接于所述清除控制线；第二浮接栅极晶体管，具有第一端耦接于所述写入选择晶体管的所述第二端，第二端，及基极端耦接于所述清除控制线；及共同浮接栅极，耦接于所述第一浮接栅极晶体管及所述第二浮接栅极晶体管。2.如权利要求1所述的存储单元，其特征在于所述第一浮接栅极晶体管的第一氧化扩散层与所述共同浮接栅极相重迭的第一重迭区域大于所述第二浮接栅极晶体管的第二氧化扩散层与所述共同浮接栅极相重迭的第二重迭区域。3.如权利要求1所述的存储单元，其特征在于所述读取选择晶体管，所述第一浮接栅极晶体管，所述写入选择晶体管，及所述第二浮接栅极晶体管是由P型金氧半晶体管形成。4.如权利要求3所述的存储单元，其特征在于：所述读取选择晶体管及所述第一浮接栅极晶体管是形成在第一N型井；及所述写入选择晶体管及所述第二浮接栅极晶体管是形成在第二N型井。5.如权利要求3所述的存储单元，其特征在于在所述存储单元的写入操作期间：所述源极线是处在第一电压；所述位线是处在所述第一电压；所述字符线是处在所述第一电压；所述操作控制线是处在第二电压；及所述清除控制线是处在第三电压；其中所述第三电压大于所述第二电压，且所述第二电压大于所述第一电压。6.如权利要求5所述的存储单元，其特征在于在所述存储单元的读取操作期间：所述源极线是处在第四电压；所述位线是处在第五电压；所述字符线是处在所述第一电压；所述操作控制线是处在所述第一电压；及所述清除控制线是处在所述第一电压；其中所述第二电压大于所述第四电压，所述第四电压大于所述第五电压，且所述第五电压大于所述第一电压。7.如权利要求3所述的存储单元，其特征在于在所述存储单元的清除操作期间：所述源极线是处在第三电压；所述位线是处在第二电压；所述字符线是处在所述第三电压；所述操作控制线是处在第一电压或所述第二电压；及所述清除控制线是处在所述第一电压；其中所述第三电压大于所述第二电压，且所述第二电压大于所述第一电压。8.如权利要求1所述的存储单元，其特征在于所述读取选择晶体管、所述第一浮接栅极晶体管、所述写入选择晶体管及所述第二浮接栅极晶体管是由N型金氧半晶体管形成。9.如权利要求8所述的存储单元，其特征在于：所述读取选择晶体管及所述第一浮接栅极晶体管是形成在第一P型井；所述写入选择晶体管及所述第二浮接栅极晶体管是形成在第二P型井；及所述第一P型井及所述第二P型井是设置在深N型井。10.一种存储阵列，其特征在于，包括：多条位线；多条字符线；多条操作控制线；多条清除控制线；多条源极线；及多个存储单元，每一存储单元包括：读取选择晶体管，具有第一端耦接于所述多条位线的位线，第二端，控制端耦接于所述多条字符线的字符线，及基极端耦接于所述多条源极线的源极线；第一浮接栅极晶体管，具有第一端耦接于所述读取选择晶体管的所述第二端，第二端耦接于所述源极线，及基极端耦接于所述源极线；写入选择晶体管，具有第一端耦接于所述多条清除控制线的清除控制线，第二端，控制端耦接于所述多条操作控制线的操作控制线，及基极端耦接于所述清除控制线；第二浮接栅极晶体管，具有第一端耦接于所述写入选择晶体管的所述第二端，第二端，及基极端耦接于所述清除控制线；及共同浮接栅极，耦接于所述第一浮接栅极晶体管及所述第二浮接栅极晶体管；其中：位于相同一列的复数个存储单元皆...

【专利技术属性】
技术研发人员：罗俊元，王世辰，景文澔，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71