【技术实现步骤摘要】
分离栅闪存的编程时序电路及方法
本专利技术涉及半导体集成电路领域，特别是涉及一种分离栅闪存的编程时序电路。本专利技术还涉及一种分离栅闪存的编程方法。
技术介绍
如图1所示，是现有分离栅闪存的存储单元的结构图；现有分离栅闪存的存储单元包括：第一栅极结构、浮栅(FloatingGate，FG)107、源区102和漏区103。所述第一栅极结构由半导体衬底101表面的第一栅介质层104和多晶硅栅105组成。所述浮栅107和所述半导体衬底101表面之间间隔有第二栅介质层106。由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。所述第一栅极结构和所述浮栅107横向排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅107共同控制所述沟道区表面的沟道的形成。所述多晶硅栅105的顶部高于所述浮栅107的顶部且位于所述浮栅107顶部的所述多晶硅栅105还会横向延伸到所述浮栅107的上方且所述多晶硅栅105和所述浮栅107之间隔离有第三介质层108。所述漏区103连接到位线(BL)，所述源区102连接到源极线(SL)，所述多...
【技术保护点】
1.一种分离栅闪存的编程时序电路，其特征在于：分离栅闪存的存储单元包括：第一栅极结构、浮栅、源区和漏区；所述第一栅极结构由半导体衬底表面的第一栅介质层和多晶硅栅组成；所述浮栅和所述半导体衬底表面之间间隔有第二栅介质层；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；所述第一栅极结构和所述浮栅横向排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅共同控制所述沟道区表面的沟道的形成；所述多晶硅栅的顶部高于所述浮栅的顶部且位于所述浮栅顶部的所述多晶硅栅还会横向延伸到所述浮栅的上方且所述多晶硅栅和所述浮栅之间隔离有第三介质层；所述漏区连接到位线，所...
【技术特征摘要】
1.一种分离栅闪存的编程时序电路，其特征在于：分离栅闪存的存储单元包括：第一栅极结构、浮栅、源区和漏区；所述第一栅极结构由半导体衬底表面的第一栅介质层和多晶硅栅组成；所述浮栅和所述半导体衬底表面之间间隔有第二栅介质层；由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；所述第一栅极结构和所述浮栅横向排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅共同控制所述沟道区表面的沟道的形成；所述多晶硅栅的顶部高于所述浮栅的顶部且位于所述浮栅顶部的所述多晶硅栅还会横向延伸到所述浮栅的上方且所述多晶硅栅和所述浮栅之间隔离有第三介质层；所述漏区连接到位线，所述源区连接到源极线，所述多晶硅栅连接到字线；编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号和源极线信号；对于被选择用于编程的所述存储单元，所述编程信号的取值为：所述字线信号连接到所述字线并使所述第一栅极结构底部的所述沟道区表面形成沟道；所述位线信号连接到所述位线并为所述位线提供电压信号和编程电流；所述源极线信号连接到所述源极线，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅中实现对所述存储单元的编程；所述源极线信号具有多个分段结构，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅中形成的电压尖峰值。2.如权利要求1所述的分离栅闪存的编程时序电路，其特征在于：所述编程时序电路包括：多个修调寄存器，一个多路选择器和多个脉冲产生器；所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述源极线信号的分段的个数；多个所述修调寄存器中分别存储有所述源极线信号在多个分段结构中所具有的值；每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述源极线信号输出，且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述源极线信号的大小和延续时间。3.如权利要求2所述的分离栅闪存的编程时序电路，其特征在于：所述半导体衬底为硅衬底。4.如权利要求3所述的分离栅闪存的编程时序电路，其特征在于：所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。5.如权利要求4所述的分离栅闪存的编程时序电路，其特征在于：所述浮栅为多晶硅浮栅。6.如权利要求5所述的分离栅闪存的编程时序电路，其特征在于：所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三介质层的材料为氧化层。7.如权利要求5所述的分离栅闪存的编程时序电路，其特征在于：所述源极线信号具有2个分段结构。8.如权利要求7所述的...
【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31
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