紧凑型三维掩膜编程只读存储器制造技术

本发明专利技术提出一种紧凑型三维掩膜编程只读存储器（3D‑MPROMC）。至少一存储阵列和至少一解码级形成在同一存储层中。在存储阵列中的存储器件中，存储膜至少具有两个厚度。在解码级的解码器件中，中间膜采用最小厚度的存储膜。

Compact three dimensional mask programming read-only memory

The invention proposes a compact three dimensional mask programming read-only memory (3D MPROMC). At least one storage array and at least one decoding stage are formed in the same storage layer. The storage film has at least two thickness in the memory element of the storage array. In the decoder part of the decoding stage, the intermediate film adopts a minimum thickness storage film.

【技术实现步骤摘要】
紧凑型三维掩膜编程只读存储器
本专利技术涉及集成电路存储器领域，更确切地说，涉及三维存储器（3D-M）。
技术介绍
三维存储器（3D-M）是一种单体（monolithic）半导体存储器，它含有多个相互堆叠的存储元（也被称为存储器件）。3D-M包括三维只读存储器（3D-ROM）和三维随机读取存储器（3D-RAM）。3D-ROM可以进一步划分为三维掩膜编程只读存储器（3D-MPROM）和三维电编程只读存储器（3D-EPROM）。基于其编程机制，3D-M可以含有memristor、resistiverandom-accessmemory（RRAM或ReRAM）、phase-changememory（PCM）、programmablemetallizationmemory（PMM）、或conductive-bridgingrandom-accessmemory（CBRAM）等。美国专利5,835,396披露了一种3D-M（3D-ROM）（图1A）。它含有一半导体衬底0以及位于其上的衬底电路0K。一层平面化的绝缘介质0d覆盖衬底电路0K。在绝缘介质层0d之上形成第一存储层10，接着在第一存储层本文档来自技高网...

【技术保护点】
1.一种紧凑型三维掩膜编程只读存储器（3D‑MPROMC），其特征在于含有：一含有晶体管的半导体衬底(0)；一堆叠在该半导体衬底(0)上存储层(10)，该存储层(10)含有至少一存储阵列(100A)和至少一高于衬底解码级(100P)；一将该存储层(10)和该衬底(0)耦合的接触通道孔(13a)；其中，该存储阵列(100A)含有一从该存储阵列(100A)延伸到该高于衬底解码级(100P)的第一地址线(11a)；一与该第一地址线(11a)相交的第二地址线 (12a)；一位于该第一和第二地址线交叉处的存储器件(1aa)，该存储器件(1aa)含有一位于所述第一和第二地址线(11a、12a)之间的存储膜...

【技术特征摘要】
1.一种紧凑型三维掩膜编程只读存储器（3D-MPROMC），其特征在于含有：一含有晶体管的半导体衬底(0)；一堆叠在该半导体衬底(0)上存储层(10)，该存储层(10)含有至少一存储阵列(100A)和至少一高于衬底解码级(100P)；一将该存储层(10)和该衬底(0)耦合的接触通道孔(13a)；其中，该存储阵列(100A)含有一从该存储阵列(100A)延伸到该高于衬底解码级(100P)的第一地址线(11a)；一与该第一地址线(11a)相交的第二地址线(12a)；一位于该第一和第二地址线交叉处的存储器件(1aa)，该存储器件(1aa)含有一位于所述第一和第二地址线(11a、12a)之间的存储膜(130a)，该存储膜的厚度代表该存储器件存储的数码信息；该高于衬底解码级(100P)含有一与该第一地址线(11a)相交的控制线(17a)；一位于该第一地址线(11a)和该控制线(17a)交叉处的解码器件(3aa)，该解码器件(3aa)含有一位于所述第一地址线(11a)和所述控制线(17a)之间的中间膜(180)；该解码器件(3aa)具有一导通模式和一阻断模式；不同存储器件(1aa-1ad)的存储膜(130a-130d)具有不同厚度；该解码器件(3aa)的中间膜(180)采用最薄的存储膜(130a)。2.一种紧凑型三维存储器（3D-MC），其特征在于含有：一含有晶体管的半导体衬底(0)；一堆叠在该半导体衬底(0)上存储层(10)，该存储层(10)含有至少一存储阵列(100A)和至少一高于衬底解码级(100P)；一将该存储层(10)和该衬底(0)耦合的接触通道孔(13a)；其中，该存储阵列(100A)含有一从该存储阵列(100A)延伸到该高于衬底解码级(100P)的x地址线(11a)；与该x地址线(11a)相交的第一和第二y地址线(12a、12b)；一位于该x地址线...

【专利技术属性】
技术研发人员：张国飙，
申请(专利权)人：成都海存艾匹科技有限公司，
类型：发明
国别省市：四川,51