衬底结构、半导体封装结构及其制造方法技术

一种衬底结构包含载体、第一金属层、电路层和电介质层。所述载体具有第一表面和第二表面。所述第一金属层安置于所述载体的所述第一表面上。所述电路层安置于所述第一金属层上。所述电介质层覆盖所述电路层，且界定多个开口，以暴露所述电路层的若干部分以及所述第一金属层的若干部分。

Substrate structure, semiconductor package structure and manufacturing method thereof

A substrate structure includes a carrier, a first metal layer, a circuit layer and a dielectric layer. The carrier has a first surface and a second surface. The first metal layer is disposed on the first surface of the carrier. The circuit layer is disposed on the first metal layer. The dielectric layer covers the circuit layer and defines a plurality of openings to expose parts of the circuit layer and parts of the first metal layer.

【技术实现步骤摘要】
衬底结构、半导体封装结构及其制造方法相关申请案的交叉参考本申请案主张2017年2月22日申请的第62/462,248号美国临时专利申请案的权益和优先权，所述申请案以全文引用的方式并入本文中。
本专利技术涉及一种衬底结构、一种半导体封装结构和一种制造方法，且涉及一种嵌入迹线衬底(embeddedtracesubstrate，ETS)结构、一种包含ETS结构的半导体封装结构和一种制造半导体封装结构的方法。
技术介绍
一些半导体装置封装包含ETS，例如其中嵌入迹线的衬底，其中所述迹线的一部分从所述衬底暴露。在一些此类封装中，可能会使用迹线(trace)作为焊料球(或焊料凸块)焊盘垫(solderball(orsolderbump)landpads)。然而，在一些情况下，薄迹线(例如具有小于约20微米(μm)的厚度)在此类封装中的使用可导致焊料凸块焊盘垫在模制工艺(moldingprocess)期间或之后变形。这可能导致使封装的大小最小化较困难，所述最小化在一些情况下是需要的。
技术实现思路
在一些实施例中，根据一方面，一种衬底结构包含载体、第一金属层、电路层和电介质层(dielectricla本文档来自技高网...

【技术保护点】
1.一种衬底结构，其包括：载体，其具有第一表面和第二表面；第一金属层，其安置于所述载体的所述第一表面上；电路层，其安置于所述第一金属层上；以及电介质层，其覆盖所述电路层，且界定多个开口，以暴露所述电路层的若干部分和所述第一金属层的若干部分。

【技术特征摘要】
2017.02.22 US 62/462,248;2018.02.02 US 15/887,7801.一种衬底结构，其包括：载体，其具有第一表面和第二表面；第一金属层，其安置于所述载体的所述第一表面上；电路层，其安置于所述第一金属层上；以及电介质层，其覆盖所述电路层，且界定多个开口，以暴露所述电路层的若干部分和所述第一金属层的若干部分。2.根据权利要求1所述的衬底结构，其中所述第一金属层包含基底金属层和导电金属层，所述基底金属层安置于所述载体的所述第一表面上，所述导电金属层安置于所述基底金属层上，且所述电路层安置于所述导电金属层上。3.根据权利要求1所述的衬底结构，其中所述电路层的第一表面从所述电介质层的第一表面凹入。4.根据权利要求1所述的衬底结构，其中所述电介质层的第二表面的表面粗糙度Ra大于约0.15微米(μm)。5.根据权利要求1所述的衬底结构，其中所述电路层的厚度在约10μm到约15μm的范围内，且所述电路层的线宽和线距(L/S)在约5μm/约5μm到约12μm/约12μm的范围内。6.根据权利要求1所述的衬底结构，其中所述电介质层的所述多个开口的至少一个开口的大小在约40μm*约40μm到约80μm*约80μm的范围内。7.根据权利要求1所述的衬底结构，其进一步包括安置于所述载体的所述第二表面上的第二金属层。8.一种半导体封装结构，其包括：电路层；电介质层，其覆盖所述电路层的第一表面，且具有第一表面和第二表面，其中所述电介质层界定开口以暴露所述电路层的一部分，且所述开口延伸穿过所述电介质层；半导体裸片，其通过倒装芯片接合附接到所述电路层；以及连接元件，其电连接所述半导体裸片与所述电路层，其中所述连接元件的至少一部分安置于所述电介质层的所述开口中，且从所述电介质层的所述第二表面暴露。9.根据权利要求8所述的半导体封装结构，其中所述电路层的第二表面从所述电介质层的所述第二表面暴露，且所述电路层并不从所述电介质层的所述第二表面突出。10.根据权利要求8所述的半导体封装结构，其中所述连接元件的材料包含锡，所述连接元件的底部部分从所述电介质层的所述第二表面暴露，且所述连接元件的所述底部部分包含金属间化合物(IMC)。11.根据权利要求10所述的半导体封装结构，其中所述IMC包含铜和锡的组合。12.根据权利要求8所述的半导体封装结构，其中所述连接元件的表面与所述电介质层的所述第二表面共面，且所述电路层的第二表面从所述电介质层的所述第二表面凹入。13.根据权利要求8所述的半导体封装结构，其中所述连接元件的表面的表面粗糙度(Ra)大于所述电路层的第二表面的表面粗糙度(Ra)。14.根据权利要求8所述的半导体封装结构，其进一步包括安置于所述电介质层的...

【专利技术属性】
技术研发人员：李育颖，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71