闪存制造技术

本发明专利技术公开了一种闪存，在闪存单元阵列中，在半导体衬底表面包括由场氧化层隔离出的有源区，各有源区呈条形结构并平行排列，多晶硅浮栅位于有源区的顶部并通过第一栅氧化层隔离。在有源区的宽度方向上，在多晶硅浮栅的侧面和对应的有源区的侧面为光刻对齐的条件下会形成由场氧化层被刻蚀消耗引起的多晶硅浮栅的宽度扩展，各多晶硅浮栅的两侧面设置有凸凹结构，凸凹结构的凸部和凹部在位置上互相对应设置使多晶硅浮栅的侧面间距得到扩展。本发明专利技术能降低相邻的多晶硅浮栅之间的互相干扰，有利于增加漏极电压，提高编程速度；还能增加控制栅和浮栅之间的耦合率，有利于进一步降低栅极电压；能有利于闪存单元的尺寸的进一步的缩减。

Flash Memory

The present invention discloses a flash memory. In the flash memory unit array, the surface of the semiconductor substrate includes an active area isolated from the field oxide layer. The active regions are striped and arranged in parallel. The polysilicon floating gate is located at the top of the active region and is isolated by the first gate oxide layer. In the width direction of the active region, the width expansion of the polysilicon floating gate, which is caused by the etching consumption of the field oxide layer, is formed under the alignment of the side of the polysilicon floating gate and the side of the corresponding active region. The two sides of the polysilicon floats have a convex concave structure, and the convex and concave parts of the convex concave structure are in the position of each other. The side spacing of polysilicon floating gate should be expanded correspondingly. The invention can reduce the interference between the adjacent polysilicon floats, increase the leakage voltage, improve the programming speed, increase the coupling rate between the control grid and the floating gate, and further reduce the grid voltage; it can be beneficial to the further reduction of the size of the flash memory cell.

【技术实现步骤摘要】
闪存
本专利技术涉及一种半导体集成电路，特别是涉及一种闪存(Flash)。
技术介绍
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。高节点技术的特征尺寸更小，故能提高闪存的集成度，同时新的技术节点的日益成熟，也促使闪存单元在高节点进行生产。现有工艺中，理论上多晶硅浮栅的宽度边通常和有源区的边缘自对准，但是实际上，多晶硅浮栅的宽度边通常并不会和有源区的边缘完全自对准，这是由于在有源区的形成工艺中，在有源区的表面需要形成衬垫氧化层以实现诸如离子注入的工艺，之后衬垫氧化层需要去除，在去除衬底氧化层的过程中同时会对有源区周侧的场氧化层如浅沟槽隔离工艺形成的浅沟槽场氧化层产生损耗，之后再形成多晶硅浮栅时，多晶硅浮栅的宽度边实际上延伸到对应的有源区边缘的外侧，也即多晶硅浮栅的宽度会大于实际的有源区的宽度。这种多晶硅浮栅的宽度和有源区的宽度的不相等在较大尺寸的技术节点工艺中不会产生较大问题而可以忽略。但是随着高节点的技术应用，这种多晶硅浮栅的宽度大于有源区的宽度的情形会带来较大的不利影响，特别是在尺寸等比例缩小中通常是对有源区和场氧化层的宽度进行等比例的缩小，衬垫氧化层的尺寸将不会改变，所以衬垫氧化层的刻蚀引起的场氧化层的消耗对有源区的尺寸的改变值和占有源区的宽度的比值会逐渐增加。这种多晶硅浮栅的宽度大于有源区的宽度的情形会使得多晶硅浮栅之间的间距小于有源区之间的间距，多晶硅浮栅间距的减少会增加多晶硅浮栅之间的互相干扰，导致存储的信息错误，且多晶硅浮栅的间距会随着技术节点的尺寸缩小而急剧降低。
技术实现思路
本专利技术要解决的技术问题是提供一种闪存，降低相邻的多晶硅浮栅之间的互相干扰。为解决上述技术问题，本专利技术提供的闪存存储区包括由多个闪存单元排列形成的闪存单元阵列。各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。第二ONO层中的ONO的意思为氧化层、氮化层和氧化层的叠加层，也即第二ONO层中实际上包括了3层。在所述闪存单元阵列中，在半导体衬底表面形成有由场氧化层隔离出的有源区，各所述有源区呈条形结构并平行排列，所述多晶硅浮栅位于所述有源区的顶部并通过所述第一栅氧化层隔离。在所述有源区的宽度方向上，在所述多晶硅浮栅的侧面和对应的所述有源区的侧面为光刻对齐的条件下会形成由所述场氧化层被刻蚀消耗引起的所述多晶硅浮栅的宽度扩展，各所述多晶硅浮栅的两侧面设置有凸凹结构，各所述凸凹结构分别包括凸部和凹部，两个相邻的所述多晶硅浮栅之间相邻的所述凸凹结构的凸部和凹部在位置上互相对应设置使得两个相邻的所述多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的所述多晶硅浮栅的侧面间距得到扩展并抵消所述多晶硅浮栅的宽度扩展造成的所述多晶硅浮栅的间距的减少。进一步的改进是，各所述凸凹结构的凸部和凹部在沿所述有源区的长度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。进一步的改进是，各所述凸凹结构的凸部的长度和凹部的长度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上等分分割。进一步的改进是，各所述多晶硅浮栅的侧面在长度方向上被对应的所述凸凹结构的凸部和凹部3等分分割。进一步的改进是，各同一所述凸凹结构的相邻的凸部和凹部的长度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上按非等分分割。进一步的改进是，各所述凸凹结构的凸部和凹部在沿所述多晶硅浮栅的高度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。进一步的改进是，各所述凸凹结构的凸部的高度和凹部的高度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在高度方向上等分分割。进一步的改进是，各同一所述凸凹结构的相邻的凸部和凹部的高度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在高度方向上按非等分分割。进一步的改进是，各所述凸凹结构的凸部和凹部在沿所述多晶硅浮栅的高度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。进一步的改进是，各所述凸凹结构的凹部的侧面位置和对应的所述有源区的侧面位置对齐，各所述凸凹结构的凸部的侧面和凹部的侧面的距离根据所述多晶硅浮栅的宽度扩展值设置。进一步的改进是，所述闪存对应的工艺技术节点为65nm以下。进一步的改进是，同一行的各所述闪存单元的多晶硅控制栅的多晶硅连接在一起并形成多晶硅行，各所述多晶硅行通过所述第二ONO层侧面覆盖形成有所述凸凹结构的所述多晶硅浮栅的侧面。进一步的改进是，所述闪存为NOR型闪存，源区和漏区形成于所述多晶硅控制栅两侧的所述有源区中，各所述闪存单元的沟道区形成于被对应的所述栅极结构所覆盖的区域。进一步的改进是，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；各所述源区都和对应行的源极线相连。进一步的改进是，由衬垫氧化层的刻蚀产生所述场氧化层被刻蚀消耗。本专利技术的闪存的存储区中多晶硅浮栅的在有源区的宽度方向上的侧面和有源区的侧面为光刻对齐的结构，但是由于场氧化层被刻蚀消耗后会形成多晶硅浮栅的宽度边的扩展，针对这种多晶硅浮栅的宽度边的扩展，本专利技术对多晶硅浮栅的在有源区的宽度方向上的侧面结构进行了特别设置即设置为凸凹结构，各凸凹结构分别包括凸部和凹部且两个相邻的多晶硅浮栅之间相邻的凸凹结构的凸部和凹部在位置上互相对应设置，这样就使得两个相邻的多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的多晶硅浮栅的侧面间距得到扩展并能抵消多晶硅浮栅的宽度扩展造成的多晶硅浮栅的间距的减少，所以本专利技术最后能增加在有源区的宽度方向上的多晶硅浮栅的侧面间距，从而能减少多晶硅浮栅之间的互相干扰，从而有利于增加漏极电压，提高编程速度。另外，同一行的各闪存单元的多晶硅控制栅的多晶硅会连接在一起并形成多晶硅行，各多晶硅行会通过第二ONO层侧面覆盖形成有凸凹结构的多晶硅浮栅的侧面，和没有凸凹结构的多晶硅浮栅的侧面相比，本专利技术的多晶硅行和多晶硅浮栅之间的交叠面积更大，故本专利技术还能同时实现增加多晶硅控制栅和多晶硅浮栅之间的耦合率的效果，从而能有利于进一步降低栅极电压。本专利技术通过凸凹结构克服了场氧化层被刻蚀消耗后会形成多晶硅浮栅的宽度边的扩展，从而能有利于闪存单元的尺寸的进一步的缩减。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是闪存的存储区的版图结构；图2是现有闪存的沿图1中AA线的剖面图；图3是现有闪存的沿图1中BB线的剖面图；图4A是现有闪存的多晶硅浮栅的俯视面版图；图4B是现有闪存的单个多晶硅浮栅的立体图；图4C是现有闪存的相邻两个多晶硅浮栅的立体图；图5A是本专利技术实施例闪存的多晶硅浮栅的俯视面版图；图5B是本专利技术实施例闪存的单个多晶硅浮栅的立体图；图5C是本专利技术实施例闪存的相邻两个多晶硅浮栅的立体图。具体实施方式本专利技术实施例闪存是通过对现有技术进行分析的基础上形成的，故在详细描述本专利技术实施例闪存前先对现有闪存进行如下介绍：现有闪存：如图1本文档来自技高网...

【技术保护点】
1.一种闪存，其特征在于，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列；各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在所述闪存单元阵列中，在半导体衬底表面形成有由场氧化层隔离出的有源区，各所述有源区呈条形结构并平行排列，所述多晶硅浮栅位于所述有源区的顶部并通过所述第一栅氧化层隔离；在所述有源区的宽度方向上，在所述多晶硅浮栅的侧面和对应的所述有源区的侧面为光刻对齐的条件下会形成由所述场氧化层被刻蚀消耗引起的所述多晶硅浮栅的宽度扩展，各所述多晶硅浮栅的两侧面设置有凸凹结构，各所述凸凹结构分别包括凸部和凹部，两个相邻的所述多晶硅浮栅之间相邻的所述凸凹结构的凸部和凹部在位置上互相对应设置使得两个相邻的所述多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的所述多晶硅浮栅的侧面间距得到扩展并抵消所述多晶硅浮栅的宽度扩展造成的所述多晶硅浮栅的间距的减少。

【技术特征摘要】
1.一种闪存，其特征在于，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列；各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在所述闪存单元阵列中，在半导体衬底表面形成有由场氧化层隔离出的有源区，各所述有源区呈条形结构并平行排列，所述多晶硅浮栅位于所述有源区的顶部并通过所述第一栅氧化层隔离；在所述有源区的宽度方向上，在所述多晶硅浮栅的侧面和对应的所述有源区的侧面为光刻对齐的条件下会形成由所述场氧化层被刻蚀消耗引起的所述多晶硅浮栅的宽度扩展，各所述多晶硅浮栅的两侧面设置有凸凹结构，各所述凸凹结构分别包括凸部和凹部，两个相邻的所述多晶硅浮栅之间相邻的所述凸凹结构的凸部和凹部在位置上互相对应设置使得两个相邻的所述多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的所述多晶硅浮栅的侧面间距得到扩展并抵消所述多晶硅浮栅的宽度扩展造成的所述多晶硅浮栅的间距的减少。2.如权利要求1所述的闪存，其特征在于：各所述凸凹结构的凸部和凹部在沿所述有源区的长度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。3.如权利要求2所述的闪存，其特征在于：各所述凸凹结构的凸部的长度和凹部的长度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上等分分割。4.如权利要求3所述的闪存，其特征在于：各所述多晶硅浮栅的侧面在长度方向上被对应的所述凸凹结构的凸部和凹部3等分分割。5.如权利要求2所述的闪存，其特征在于：各同一所述凸凹结构的相邻的凸部和凹部的长度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上按非等分分割。6.如权利要求1所述的闪存，...

【专利技术属性】
技术研发人员：田志，钟林建，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31