The invention provides a flash memory storage unit. The flash memory unit consists of a silicon substrate, conductor, insulating layer and source leakage. The conductor is above the silicon substrate, the conductor is divided into the first conductor and the second conductor, the first conductor is above the second conductor, the insulating layer separates the first conductor from the second conductor, and the silicon substrate is divided into the first N doping area and the second N. The doping area, the third N doped region, the first P doping area and the second P doped region, the first P doping region and the second P doped region are separated, the second N doping area and the third N doping area are used as source leakage, the second N doping area of the source leakage is used as the source, the third N doping area of the source leakage is used as the drain, the source and the drain are all N doping areas. The first P doped region, the first conductor, the source and the drain are connected separately. The flash memory unit of the invention reduces the probability of generating the trap charge of the oxide layer and improves the reliability of the oxide layer by different zone oxidation layers in the process of programming.
【技术实现步骤摘要】
一种闪存存储单元
本专利技术涉及半导体
,尤其涉及一种闪存存储单元技术。
技术介绍
现有NOR型和NAND型闪存(Flash)的擦写是通过对控制栅(ControlGate,CG)加高电压实现的,如图1所示,为现有的闪存存储单元正面剖视图。在闪存存储单元的写过程中,控制栅101(ControlGate,CG)上加正电压,源极105和漏极106之间加正偏压形成沟道,这样,电子通过隧穿氧化层103(TunnelingOxide)进入浮栅102(FloatingGate,FG)中,完成写过程;闪存的擦过程,则相反,首先在控制栅101上加负压,然后,电子通过隧穿氧化层103,进入硅衬底中,完成擦操作。当电子通过隧穿氧化层时,部分电子会陷入氧化层中,形成氧化层陷阱电荷,造成擦写速度变慢,擦写不彻底等(擦完后开启电压变大,写完后开启电压变小)问题,进而出现闪存可靠性问题。对于NOR型或者NAND型的闪存,擦和写电子过程,都通过同一区域的隧穿氧化层,因而,氧化层中更容易形成电子陷阱。
技术实现思路
针对上述现有技术中存在的不足,本专利技术的目的是,提供一种闪存存储单元,通过改变外接电压,实现对闪存存储单元的擦、写、读操作,提高闪存的稳定性和可靠性。为了达到上述技术目的,本专利技术所采用的技术方案是:一种闪存存储单元,包括硅衬底、导体、绝缘层和源漏,导体位于硅衬底的上方,导体分为第一导体和第二导体,第一导体位于第二导体之上,绝缘层将第一导体和第二导体分隔开并包围在内,其中,硅衬底分为第一N掺杂区、第二N掺杂区、第三N掺杂区、第一P掺杂区和第二P掺杂区,其中,第一N掺杂区将 ...
【技术保护点】
1.一种闪存存储单元,包括硅衬底、导体、绝缘层和源漏,导体位于硅衬底的上方,导体分为第一导体和第二导体,第一导体位于第二导体之上,绝缘层将第一导体和第二导体分隔开并包围在内,其特征在于,硅衬底分为第一N掺杂区、第二N掺杂区、第三N掺杂区、第一P掺杂区和第二P掺杂区,第一N掺杂区将第一P掺杂区和第二P掺杂区分隔开,第二N掺杂区与第三N掺杂区作为源漏,源漏的第二N掺杂区作为源极,源漏的第三N掺杂区作为漏极,源极和漏极均为N掺杂区,第一P掺杂区、第一导体、源极和漏极分别接线引出;编程时,在写过程中,第一导体加正偏压,源极接地,漏极加正偏压,使沟道中有电子流过,电子通过热载流子注入效应,穿过绝缘层进入到第二导体;在擦过程中,第一P掺杂区加正电压,第一导体加负偏压,电子从第二导体隧穿进入第一P掺杂区,实现擦操作,在擦过程中,第二P掺杂区与第一N掺杂区形成的耗尽层阻止第一P掺杂区到第二P掺杂区导电;在读过程中,第一导体加正电压,源极接地,漏极加正偏压,通过量测源极和漏极之间的电流来判断闪存存储单元的存储状态;当闪存存储单元处在写入后状态时,即第二导体存在过量电子,则第二P掺杂区无法形成导电沟道,源 ...
【技术特征摘要】
1.一种闪存存储单元,包括硅衬底、导体、绝缘层和源漏,导体位于硅衬底的上方,导体分为第一导体和第二导体,第一导体位于第二导体之上,绝缘层将第一导体和第二导体分隔开并包围在内,其特征在于,硅衬底分为第一N掺杂区、第二N掺杂区、第三N掺杂区、第一P掺杂区和第二P掺杂区,第一N掺杂区将第一P掺杂区和第二P掺杂区分隔开,第二N掺杂区与第三N掺杂区作为源漏,源漏的第二N掺杂区作为源极,源漏的第三N掺杂区作为漏极,源极和漏极均为N掺杂区,第一P掺杂区、第一导体、源极和漏极分别接线引出;编程时,在写过程中,第一导体加正偏压,源极接地,漏极加正偏压,使沟道中有电子流过,电子通过热载流子注入效应,穿过绝缘层进入到第二导体;在擦过程中,第一P掺杂区加正电压,...
【专利技术属性】
技术研发人员:邢庆凯,陈凝,肖金磊,
申请(专利权)人:北京同方微电子有限公司,
类型:发明
国别省市:北京,11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。