一种差分的浮栅型DRAM存储单元及DRAM存储器制造技术

本发明专利技术公开了一种差分的浮栅型DRAM存储单元及DRAM存储器，该存储单元包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明专利技术不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。

A differential floating gate DRAM storage unit and DRAM memory

The invention discloses a differential floating gate type DRAM storage unit and a DRAM memory, which consists of a symmetrical distributed single tube gate dynamic storage unit transistor M1 and a single transistor floating gate dynamic storage unit transistor M2. The transistor M1 and the transistor M2 are connected to the source line SL to control the circuit module, the transistor M1 and transistor M2. The lower connection line BL control circuit module and the sensitive amplifier circuit module, the transistor M1 and the transistor M2 source respectively serve as two source lines SL1 and SL2 of the storage unit; the transistor M1 and the transistor M2 drain are respectively used as two bit lines BL1 and BL2 of the storage unit, and the second layer gates of the crystal tube M1 and the transistor M2 are used as the gates. The control gate CG1 and CG2 of the storage unit also include PBTI recovery circuit across the common end of the control gate CG1 and CG2 and the common end of the bit line BL1 and BL2. The invention can not only improve the reliability and stability of the reading operation of the storage unit, but also reduce the influence of PBTI.

【技术实现步骤摘要】
一种差分的浮栅型DRAM存储单元及DRAM存储器
本专利技术涉及半导体存储器领域，具体涉及一种差分的浮栅型DRAM存储单元及DRAM存储器。
技术介绍
随着集成电路工艺的高速发展，工艺集成度允许片内集成更多的存储器。嵌入式存储器在系统芯片（SoC）的面积的逐步增加，存储器对芯片性能的影响也越来越大。动态随机存储器（DRAM）具备速度快、功耗低、密度高等优势，在SoC芯片中被广泛使用。传统的DRAM基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术。专利CN102969278A提出了利用浮体效应晶体管（FBC，FloatingBodyCell）来代替DRAM的方法，实现了单管架构的DRAM存储器。其机理是利用绝缘体上硅器件中氧埋层的隔离作用所带来的浮体效应，将被隔离的浮体（FloatingBody）作为存储节点，实现写“1本文档来自技高网...

【技术保护点】
1.一种差分的浮栅型DRAM存储单元，其特征在于：包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。

【技术特征摘要】
1.一种差分的浮栅型DRAM存储单元，其特征在于：包括对称分布的单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2上接源线SL控制电路模块，所述晶体管M1和晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。2.根据权利要求1所述的差分的浮栅型DRAM存储单元，其特征在于：所述PBTI恢复电路包括晶体管MM1、晶体管MM0、反相器IV0以及传输门TG1；所述晶体管MM0的源极连接到GND，栅极连接输入使能信号EN，漏极连接到晶体管M1和晶体管M2的控制栅CG1和CG2的公共端，衬底连接到GND；所述晶体管MM1的源极连接到VDD，栅极连接输入控制信号ENB，漏极连接到位线BL1和BL2的公共端，衬底连接到...

【专利技术属性】
技术研发人员：王子欧，张立军，朱灿焰，桑胜男，马亚奇，顾昌山，佘一奇，陈泽翔，
申请(专利权)人：苏州大学，
类型：发明
国别省市：江苏,32