半导体元件的制作方法技术

本发明专利技术公开一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，以一原子层沉积方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，然后形成一第二绝缘层，覆盖于该第一绝缘层上，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。

【技术实现步骤摘要】
半导体元件的制作方法
本专利技术涉及半导体制作工艺领域，尤其是涉及一种改善动态随机存取存储器中介电层碎裂问题的方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metaloxidesemiconductor，MOS)晶体管与一电容(capacitor)串联组成。其中，电容位于存储区内，而存储区的旁边存在有周边区，周边区内包含有其他晶体管元件以及接触结构等。一般而言，位于存储区内的电容有较大的高度，如此具有较好的存储电荷效能，但存储区与相邻的周边区交界处，因为受力不均或电容的高度落差等原因，可能会影响位于周边区内所形成的介电层以及接触结构的品质。更详细而言，请参考图1，其为申请人发现的一动态随机存取存储器位于一存储区以及一周边区交界处，所发生的介电层以及接触结构碎裂问题的示意图。如图1所示，提供一动态随机存取存储器10，动态随机存取存储器10包含一基底100，基底100上至少定义有一存储区域102与一周边区104。存储区域102内形成有多个第一晶体管106以及多个电容108。而周边区104内也包含有多个第二晶体管110。其中，存储区域102内的第一晶体管106例如包含埋藏式栅极(buriedwordline)106a以及其源/漏极106b位于基底100内，电容108则包含有下电极108a、绝缘层108b以及上电极108c，另外，在一些实施例中，上电极108c上方还可能包含有掩模结构(图未示)，不过掩模结构通常仅覆盖于电容108的顶部以及侧壁，而不会覆盖至周边区104内。每一个第一晶体管106以及每一个电容108分别组成一存储单元105。在电容108以及晶体管106之间，可包含有单层或多层的介电层112以及接触结构114，接触结构114连接第一晶体管106的源/漏极106b以及电容108。除此之外，在存储区域102以及周边区104的基底内，还包含有多个浅沟隔离116。另外，此处动态随机存取存储器10可能还包含其他常见元件，例如位线、接触蚀刻停止层等。但为简化附图而未绘出。后续，在电容108形成之后，在基底100上全面性形成一介电层120，覆盖于存储区域102以及周边区104内。并且在介电层120中形成至少一接触结构122，并且电连接第二晶体管110。一般而言，由于电容108相对下方第一晶体管106以及接触结构114等元件的高度较高(电容108的高度大概高于1.5微米)，所以在电容108的制作过程中，蚀刻步骤所需要移除的部分较多，蚀刻难度较大，也因此并不容易蚀刻出平整的侧壁。申请人发现在普遍的例子中，因为蚀刻步骤的控制不易，容易导致电容108的上电极108c具有一粗糙表面109，此粗糙表面109可能会给予的介电层120额外的应力。另外，在存储区域102以及周边区104的边界具有一底部夹角124，底部夹角124介于存储区域102的电容108以及周边区104的第二晶体管110顶部之间，更具体而言，介于存储区域102内的绝缘层108b以及上电极108c，以及周边区104内的介电层112之间。由于交界处包含有不同元件，而不同元件所具有的应力不同，所以在各元件的交界处也容易产生额外应力至介电层120。如图1所示，当介电层120形成并经过冷却后，若是受到额外应力影响，则介电层120可能会产生碎裂。在此情况下，后续形成于介电层120中的接触结构122，也会因为介电层120具有许多裂缝，而导致接触结构122中的导电层经由这些裂缝流至其他地方，可能会使得接触结构122产生断路并影响整体DRAM的良率。因此，如何解决上述介电层的碎裂，以及接触结构的断路问题，为本专利技术所欲解决的目标之一。
技术实现思路
本专利技术提供一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，以一原子层沉积(atomiclayerdeposition，ALD)方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，然后形成一第二绝缘层，覆盖于该第一绝缘层上，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。本专利技术另提供一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，其中该第一绝缘层包含有拉伸应力(tensilestress)，然后形成一第二绝缘层，覆盖于该第一绝缘层上，其中该第二绝缘层包含有压应力(compressivestress)，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。本专利技术的特征在于提供数种解决动态随机存取存储器中介电层碎裂问题的方法。其中之一方法为形成第一绝缘层在电容表面，如此可修补电容的粗糙表面，并且降低粗糙表面所产生的额外应力。另外一种方法则是进一步对第一绝缘层进行紫外线固化步骤，以增加第一绝缘层本身带有的拉伸应力，并且抵销介电层的压应力。上述两种方法可以避免过多应力影响介电层，降低介电层的碎裂可能并且进一步提升DRAM制作工艺良率。附图说明图1为申请人发现的一动态随机存取存储器位于一存储区以及一周边区交界处，所发生的介电层以及接触结构碎裂问题的示意图；图2以及图3为本专利技术第一较佳实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图；图4以及图5为本专利技术第二较佳实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图。主要元件符号说明10动态随机存取存储器20动态随机存取存储器30动态随机存取存储器100基底102存储区域(存储器区域)104周边区105存储单元106第一晶体管106a埋藏式栅极106b源/漏极108电容108a下电极108b绝缘层108c上电极110第二晶体管112介电层114接触结构116浅沟隔离120介电层122接触结构124底部夹角130第一绝缘层T拉伸应力C压应力P1紫外线固化步骤具体实施方式请参考图2以及图3，其中图2以及图3为本专利技术第一较佳实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图。首先，如图2所示，提供一动态随机存取存储器20，请注意此处的动态随机存取存储器20以
技术介绍
中所提及动态随机存取存储器10为基础，相同的元件以相同的标号表示。在基底100上分别包含有存储区域102以及周边区104，而存储区域102内至少包含有多个第一晶体管106以及电容108，周边区104内则至少包含有多个第二晶体管110。此处以及后续没有特别提本文档来自技高网...

【技术保护点】
1.一种半导体元件的制作方法，包含有：提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有第一晶体管以及电容结构，该周边区包含有至少一第二晶体管；在该存储区域以及该周边区域内，以一原子层沉积(atomic layer deposition，ALD)方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管；形成一第二绝缘层，覆盖于该第一绝缘层上；以及在该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。

【技术特征摘要】
1.一种半导体元件的制作方法，包含有：提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有第一晶体管以及电容结构，该周边区包含有至少一第二晶体管；在该存储区域以及该周边区域内，以一原子层沉积(atomiclayerdeposition，ALD)方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管；形成一第二绝缘层，覆盖于该第一绝缘层上；以及在该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。2.如权利要求1所述的制作方法，其中各该电容结构包含有一粗糙表面，且该第一绝缘层至少覆盖该粗糙表面。3.如权利要求1所述的制作方法，其中位于该存储区域以及该周边区域的交界处包含有一底部夹角区，且该第一绝缘层至少覆盖于该底部夹角区。4.如权利要求1所述的制作方法，其中该第一绝缘层的厚度小于500埃。5.如权利要求1所述的制作方法，其中该第二绝缘层的厚度大于1.5微米。6.如权利要求1所述的制作方法，其中该第一绝缘层的材料包含氧化硅或氮化硅。7.如权利要求1所述的制作方法，其中该第二绝缘层的材料包含四乙氧基硅烷(tetraethylorthosilicate，TEOS)。8.如权利要求1所述的制作方法，其中形成该第二绝缘层的过程中，制作工艺温度高于摄氏400度。9.如权利要求1所述的制作方法，其中形成该第二绝缘层之后，制作工艺温度低于摄氏40度以下。10.一种半导体元件的制作方法，包含有：提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管...

【专利技术属性】
技术研发人员：陈美玲，刘玮鑫，陈意维，张家隆，李瑞珉，张景翔，吴姿锦，邹世芳，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71