半导体器件及其制造方法技术

本发明专利技术提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体器件，特别是涉及适用于包含碳化硅衬底的半导体器件及其制造方法且有效的技术。
技术介绍
半导体功率元件除了要求高耐压之外，还要求低导通电阻、低开关损失，但当前主流的硅(Si)功率元件已接近理论上的性能极限。碳化硅(SiC)与Si相比，其绝缘破坏电场强度几乎大了1位数，因此，通过将保持耐压的漂移层减薄至约1/10，将杂质浓度提高约100倍，在理论上能够将元件电阻降低3位数以上。另外，由于带隙相对于Si约大了3倍，所以还能够进行高温动作，期待SiC半导体元件的超过Si半导体元件的性能。着眼于SiC的上述优点，作为高耐压的功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属-氧化物半导体场效应晶体管)，正在进行DMOS(Double-DiffusedMOSFET：双扩散MOSFET)的研究开发。DMOS的制造方法的一例记载于专利文献1(日本特开2016－9852号公报)。在此，记载有位于半导体芯片的中央部的元件区域1A、和以包围元件区域1A的方式配置于半导体芯片的周边部的终端区域1B。现有技术文献专利文献专利文献1：日本特开2016－9852号公报
技术实现思路
本申请专利技术者对具有器件区域(元件区域)及终端区域(终端区域)的半导体器件进行了探讨。终端区域连续地包围器件区域的周围(整个周围)，为了确保半导体器件的耐压而设置。该半导体器件使用以下的制法来制造。首先，准备由碳化硅(SiC)构成的半导体衬底(例如n型半导体区域)。接着，在器件区域，依次形成体区域(例如p型半导体区域)、源极区域(例如n型半导体区域)及体接触区域(例如p型半导体区域)，在终端区域，形成边缘终端区域(例如p型半导体区域)、降低表面电场层(例如p型半导体区域)。接着，通过在包含氧的高温环境下氧化半导体衬底的表面，形成由氧化硅膜构成的栅极绝缘膜，之后，在栅极绝缘膜上形成栅电极。根据本申请专利技术者的探讨，发现因所述栅极绝缘膜的形成工序而使得半导体器件的耐压降低。即，由氧化硅膜构成的栅极绝缘膜还形成于终端区域，但当由碳化硅(SiC)构成的半导体衬底的表面被氧化时，形成氧化硅(SiO2)、和二氧化硅(CO2)或一氧化碳(CO)。大部分的二氧化碳(CO2)或一氧化碳(CO)挥发，但未挥发而残存的碳原子侵入碳化硅(SiC)的晶格间，成为晶格间碳(表述为“Ci”)。晶格间碳(Ci)在n型半导体区域带负电，在p型半导体区域带正电，发现半导体衬底(例如n型半导体区域)的施主浓度、或降低表面电场层(例如p型半导体区域)受体浓度增加。随之，发现了半导体衬底和降低表面电场层之间的接合耐压降低，终端区域的半导体器件的耐压降低。上述专利文献1中，同时形成栅极绝缘膜和场绝缘膜，在形成栅极绝缘膜时，终端区域(终端区域)的多晶硅膜成为氧化硅膜。多晶硅膜因为其整体被氧化，所以在终端区域，半导体衬底的表面也会被氧化，有产生与上述相同的课题的可能性。其它目的和新的特征将根据本说明书的记载及附图变得明了。如果简单地说明本申请中公开的实施方式中代表性的概要，则如下。一实施方式的半导体器件在半导体衬底的终端区域具有第二导电型的降低表面电场层、和形成于降低表面电场层内的边缘终端区域。而且，接近降低表面电场层和降低表面电场层的半导体衬底的表面由抗氧化性绝缘膜覆盖。另外，一实施方式的半导体器件的制造方法中，在半导体衬底的终端区域，在将与降低表面电场层和降低表面电场层接近的半导体衬底的表面由抗氧化性绝缘膜覆盖的状态下，在含有氧的环境下对半导体衬底进行氧化，在器件区域形成栅极绝缘膜。专利技术效果根据本申请中公开的一实施方式，能够提高半导体器件的性能。特别是，能够提高半导体器件的耐压性能。附图说明图1是实施方式1的半导体器件的俯视图及剖视图。图2是沿着图1的A－A线的剖视图。图3是表示实施方式1的半导体器件的制造方法的剖视图。图4是是表示接着图3的半导体器件的制造方法的剖视图。图5是表示接着图4的半导体器件的制造方法的剖视图。图6是表示接着图5的半导体器件的制造方法的剖视图。图7是表示接着图6的半导体器件的制造方法的剖视图。图8是表示接着图7的半导体器件的制造方法的剖视图。图9是表示接着图8的半导体器件的制造方法的剖视图。图10是表示接着图9的半导体器件的制造方法的剖视图。图11是表示接着图10的半导体器件的制造方法的剖视图。图12是表示接着图11的半导体器件的制造方法的剖视图。图13是表示实施方式1的栅极绝缘膜的详情的剖视图。图14是表示变形例1的半导体器件的制造方法的剖视图。图15是表示变形例2的半导体器件的制造方法的剖视图。图16是表示实施方式2的半导体器件的制造方法的剖视图。图17是表示实施方式2的半导体器件的制造方法的剖视图。图18是表示实施方式2的半导体器件的制造方法的剖视图。图19是表示变形例3的半导体器件的制造方法的剖视图。图20是表示变形例4的半导体器件的制造方法的剖视图。图21是变形例5的半导体器件的剖视图。图22是变形例5的半导体器件的剖视图。图23是变形例5的半导体器件的剖视图。图24是变形例5的半导体器件的剖视图。图25是变形例6的半导体器件的剖视图。图26是变形例6的半导体器件的剖视图。附图标记说明BCR体接触区域BR体区域CH接触孔DR器件区域EP外延层ET边缘终端区域GE栅电极GI1、GI2栅极绝缘膜GR1、GR2、GR3保护环M1、M2电极MK1、MK2、MK3、MK4、MK5掩膜MK6、MK7、MK8掩膜Q1MOSFETRS1、RS2降低表面电场层S边(侧面)SR源极区域SBSiC衬底SUB半导体衬底TR终端区域ZM1R、ZM6R抗氧化性绝缘膜ZM2R、ZM5R绝缘膜ZM1、ZM2、ZM3、ZM4绝缘膜具体实施方式以下，基于附图详细说明本专利技术的实施方式。此外，在用于说明实施方式的所有附图中，对于具有同一功能的部件标注同一附图标记，省略其重复的说明。另外，在以下的实施方式中，除特别必要时之外，原则上不再重复对同一或同样的部分的说明。另外，在说明实施方式的附图中，为了易于了解结构，即使在俯视图或立体图等中有时也标注剖面线。另外，符号“－”及“+”表示导电型为n型或p型杂质的相对浓度，例如，在n型杂质的情况下，杂质浓度按“n－－”、“n－”、“n”、“n+”、“n++”的顺序升高。另外，本申请中，将由碳化硅(SiC)构成的衬底简称为SiC衬底SB。另外，本申请中，将n型的SiC衬底SB、和形成于其上的由n型的碳化硅(SiC)构成的外延层EP统称为半导体衬底SUB。即，半导体衬底SUB由碳化硅(SiC)构成。SiC衬底SB的杂质浓度比外延层EP的杂质浓度高。(实施方式1)使用图1及图2说明本实施方式的半导体器件。图1是本实施方式的半导体器件的俯视图及剖视图。此外，图1的剖视图示出半导体器件的制造方法中的、形成有栅极绝缘膜GI1的状态。俯视图中，在器件区域DR标注剖面线。图2是沿着图1的A－A线的剖视图。如图1所示，半导体器件在俯视时形成于矩形(正方形或长方形)的半导体衬底SUB上。半导体衬底SUB具有主面和背面，在主面及背面具有四个边S。另外，半导体衬底SUB具有四个本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，具有：第一导电型的半导体衬底，其由碳化硅构成，具有主面和背面，在所述主面具有器件区域、包围所述器件区域的周围的终端区域、和相对于所述终端区域位于所述器件区域的相反侧的边；第二导电型的第一半导体区域，其具有与所述第一导电型相反的导电型，在所述器件区域形成于所述半导体衬底的所述主面；所述第一导电型的第二半导体区域，其形成于所述第一半导体区域的内部；栅电极，其在所述半导体衬底与所述第二半导体区域之间，隔着栅极绝缘膜形成于所述第一半导体区域上；环状的第三半导体区域，其在所述终端区域形成于所述半导体衬底的所述主面，具有所述第二导电型，俯视时包围所述器件区域的周围；环状的第四半导体区域，其形成于所述第三半导体区域的内部，具有所述第二导电型，俯视时包围所述器件区域的周围；第一电极，其形成于所述半导体衬底的所述主面上，与所述第一半导体区域、所述第二半导体区域及所述第四半导体区域连接；以及第二电极，其形成于所述半导体衬底的所述背面上，所述第三半导体区域的杂质浓度比所述第四半导体区域的杂质浓度低，在所述主面上，所述半导体衬底包含与所述第三半导体区域相接且包围所述第三半导体区域的周围的环状的第五半导体区域，在所述第四半导体区域与所述边之间，所述第三半导体区域及所述第五半导体区域由形成于所述主面上的抗氧化性绝缘膜覆盖。...

【技术特征摘要】
2016.12.09 JP 2016-2392831.一种半导体器件，其特征在于，具有：第一导电型的半导体衬底，其由碳化硅构成，具有主面和背面，在所述主面具有器件区域、包围所述器件区域的周围的终端区域、和相对于所述终端区域位于所述器件区域的相反侧的边；第二导电型的第一半导体区域，其具有与所述第一导电型相反的导电型，在所述器件区域形成于所述半导体衬底的所述主面；所述第一导电型的第二半导体区域，其形成于所述第一半导体区域的内部；栅电极，其在所述半导体衬底与所述第二半导体区域之间，隔着栅极绝缘膜形成于所述第一半导体区域上；环状的第三半导体区域，其在所述终端区域形成于所述半导体衬底的所述主面，具有所述第二导电型，俯视时包围所述器件区域的周围；环状的第四半导体区域，其形成于所述第三半导体区域的内部，具有所述第二导电型，俯视时包围所述器件区域的周围；第一电极，其形成于所述半导体衬底的所述主面上，与所述第一半导体区域、所述第二半导体区域及所述第四半导体区域连接；以及第二电极，其形成于所述半导体衬底的所述背面上，所述第三半导体区域的杂质浓度比所述第四半导体区域的杂质浓度低，在所述主面上，所述半导体衬底包含与所述第三半导体区域相接且包围所述第三半导体区域的周围的环状的第五半导体区域，在所述第四半导体区域与所述边之间，所述第三半导体区域及所述第五半导体区域由形成于所述主面上的抗氧化性绝缘膜覆盖。2.根据权利要求1所述的半导体器件，其特征在于，所述抗氧化性绝缘膜由氮化硅膜或氮氧化硅膜构成。3.根据权利要求1所述的半导体器件，其特征在于，所述第四半导体区域具有由所述栅极绝缘膜覆盖的第一区域、和由所述抗氧化性绝缘膜覆盖的第二区域。4.根据权利要求3所述的半导体器件，其特征在于，所述第一区域的表面比所述第二区域的表面更靠近所述半导体衬底的所述背面。5.根据权利要求1所述的半导体器件，其特征在于，所述第三半导体区域具有俯视时包围所述器件区域的周围的环状的第六半导体区域及第七半导体区域，所述第六半导体区域与所述第七半导体区域相比位于所述器件区域侧，所述第六半导体区域及所述第七半导体区域具有所述第二导电型，所述第七半导体区域的杂质浓度比所述第六半导体区域的杂质浓度低。6.根据权利要求5所述的半导体器件，其特征在于，所述第七半导体区域具有与所述第六半导体区域重合的区域。7.根据权利要求1所述的半导体器件，其特征在于，还具有形成于所述第三半导体区域的内部且包围所述器件区域的周围的环状的多个第八半导体区域，所述多个第八半导体区域与所述第四半导体区域相比更远离所述器件区域，所述多个第八半导体区域具有所述第二导电型，所述第八半导体区域的杂质浓度比所述第三半导体区域的杂质浓度高。8.根据权利要求7所述的半导体器件，其特征在于，还具有形成于所述第五半导体区域的内部且包围所述器件区域的周围的环状的多个第九半导体区域，所述多个第九半导体区域具有所述第二导电型，所述第九半导体区域的杂质浓度比所述第四半导体区域的杂质浓度低。9.一种半导体器件的制造方法，其特征在于，具有：(a)准备第一导电型的半导体衬底的工序，所述第一导电型的半导体衬底由碳化硅构成，具有主面和背面，在所述主面具有器件区域、包围所述器件区域的周围的终端区域、和相对于所述终端区域位于所述器件区域的相反侧的边；(b)形成半导体区域的工序，在所述器件区域，在所述半导体衬底的所述主面形成导电型与所述第一导电型相反的第二导电型的第一半导体区域、和位于所述第一半导体区域的内部的所述第一导电型的第二半导体区域，在所述终端区域形成具有所述第二导电型且俯视时包围所述器件区域的周围的环状的第三半导体区域，在所述第三半导体区域的内部形成具有所述第二导电型且俯视时包围所述器件区域的周围的环状的第四半导体区域的工序；(c)在所述终端区域，在所述半导体衬底的所述主面上形成抗氧化性绝缘膜的工序；(d)以所述抗氧化性绝缘膜为掩膜，在所述器件区域，在所述半导体衬底的所述主面形成第一栅极绝缘膜的工序；(e)在所述第一栅极绝缘膜上形成栅电极的工序；(f)在所述栅电极上，隔着第一绝缘膜形成与所述第一...

【专利技术属性】
技术研发人员：久田贤一，新井耕一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP