半导体器件制造技术

本公开涉及半导体器件。衬底包括图案形成区域和外围区域。第一应变松弛缓冲层设置在衬底的图案形成区域上。第二应变松弛缓冲层设置在衬底的外围区域上。第一绝缘膜图案设置在衬底上。第一绝缘膜图案的至少一部分设置在第一应变松弛缓冲层内。第一绝缘膜图案的上表面由第一应变松弛缓冲层覆盖。第二绝缘膜图案设置在衬底上。第二绝缘膜图案的至少一部分设置在第二应变松弛缓冲层内。第二绝缘膜图案的上表面由第二应变松弛缓冲层覆盖。栅电极设置在第一应变松弛缓冲层上。

【技术实现步骤摘要】
半导体器件
本专利技术构思涉及半导体器件及制造其的方法。
技术介绍
金属氧化物半导体(MOS)晶体管的特征尺寸的减小导致了栅极长度和形成于其下的沟道长度的减小。沟道长度的减小还导致了电荷的减小的迁移率。电荷的迁移率的减小可以是提高MOS晶体管的饱和电流上的障碍。
技术实现思路
根据本专利技术构思的一示例性实施方式，一种半导体器件被如下提供。衬底包括图案形成区域和外围区域。第一应变松弛缓冲层设置在衬底的图案形成区域上。第二应变松弛缓冲层设置在衬底的外围区域上。第一绝缘膜图案设置在衬底上。第一绝缘膜图案的至少一部分设置在第一应变松弛缓冲层内。第一绝缘膜图案的上表面由第一应变松弛缓冲层覆盖。第二绝缘膜图案设置在衬底上。第二绝缘膜图案的至少一部分设置在第二应变松弛缓冲层内。第二绝缘膜图案的上表面由第二应变松弛缓冲层覆盖。栅电极设置在第一应变松弛缓冲层上。根据本专利技术构思的一示例性实施方式，一种半导体器件被如下提供。衬底包括第一图案形成区域和外围区域。第一化合物半导体层在衬底的第一图案形成区域上包括第一下化合物半导体层和第一上化合物半导体层。第二化合物半导体层在衬底的外围区域上包括第二下化合物半导体层和第二上化合物半导体层。第一绝缘膜图案延伸穿过衬底的一部分和第一下化合物半导体层。第一绝缘膜图案的上表面由第一上化合物半导体层覆盖。第二绝缘膜图案延伸穿过衬底的一部分和第二下化合物半导体层。第二绝缘膜图案的上表面由第二上化合物半导体层覆盖。第一鳍型图案设置在第一化合物半导体层上。第一栅电极交叉第一鳍型图案。根据本专利技术构思的一示例性实施方式，一种半导体器件被如下提供。衬底包括图案形成区域和外围区域。第一SiGe(硅锗)层设置在衬底的图案形成区域上。第二SiGe层设置在衬底的外围区域上。第二SiGe层的锗分数与第一SiGe层的锗分数基本上相同。第一绝缘膜图案延伸穿过衬底的一部分和第一SiGe层的一部分。第二绝缘膜图案延伸穿过衬底的一部分和第二SiGe层的一部分。鳍型图案设置在第一SiGe层上。鳍型图案包括具有与第一SiGe层的晶格常数不同的晶格常数的材料。栅电极交叉鳍型图案。根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法被如下提供。下化合物半导体层被形成在衬底的图案形成区域和衬底的外围区域上。嵌段共聚物膜被形成在下化合物半导体层上。多个第一图案以及多个填充所述多个第一图案中的两个相邻第一图案之间的空隙的第二图案通过嵌段共聚物膜的相分离过程被形成。通过去除所述多个第二图案，掩模图案形成在下化合物半导体层上。通过利用掩模图案去除下化合物半导体层，第一沟槽形成在图案形成区域中并且第二沟槽形成在外围区域中。填充第一沟槽的第一绝缘膜图案和填充第二沟槽的第二绝缘膜图案被形成。上化合物半导体层被形成在第一绝缘膜图案和第二绝缘膜图案上。根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法被如下提供。下化合物半导体层被形成在晶片上。嵌段共聚物膜被形成在下化合物半导体层上。对嵌段共聚物膜执行退火工艺以由嵌段共聚物膜形成多个第一图案以及多个填充所述多个第一图案中的两个相邻第一图案之间的空隙的第二图案。所述多个第一图案被去除。穿过下化合物半导体层的多个沟槽利用所述多个第二图案作为蚀刻掩模来形成。多个绝缘膜图案形成在所述多个沟槽中。上化合物半导体层形成在所述多个绝缘膜图案上。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的这些和其它特征将变得更加明显，其中：图1示出根据一些示例实施方式的包括半导体器件的晶片的俯视图，其中排列多个半导体管芯区域；图2示出图1中的半导体管芯区域中的一个；图3A示出图2中的器件形成区域的一部分的俯视图；图3B示出图2中的外围区域的一部分的俯视图；图4是沿图3A和3B的线A-A和B-B截取的剖视图；图5A至5C示出应变松弛缓冲层的锗分数的曲线图；图6A和6B示出根据一些示例实施方式的半导体器件；图7A和7B示出根据一些示例实施方式的半导体器件；图8示出根据一些示例实施方式的半导体器件；图9A和9B示出根据一些示例实施方式的半导体器件；图10示出根据一些示例实施方式的半导体器件；图11示出根据一些示例实施方式的半导体器件；图12示出包括根据一些示例实施方式的半导体器件的半导体管芯区域；图13是图12中的第二图案形成区域中的第三绝缘膜图案的形状的俯视图；图14是沿图12的线A-A、B-B和C-C截取的剖视图；以及图15至22示出根据一些示例实施方式的用于制造半导体器件的方法。尽管某些剖视图(们)的对应的俯视图和/或透视图可以不被示出，但是这里示出的器件结构的剖视图(们)为多个器件结构提供了支持，所述多个器件结构如同俯视图中示出那样沿两个不同的方向和/或如同透视图中示出那样在三个不同的方向上延伸。所述两个不同的方向可以是或可以不是彼此正交的。所述三个不同的方向可以包括可与所述两个不同的方向正交的第三方向。所述多个器件结构可以被集成在同一电子器件中。例如，当一器件结构(例如存储单元结构或晶体管结构)在剖视图中被示出时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如同被电子器件的俯视图示出那样。所述多个器件结构可以被布置成阵列和/或成二维图案。具体实施方式下面将参照附图详细描述本专利技术构思的示例性实施方式。然而，本专利技术构思可以以不同的形式被实现并且不应被解释为限于这里阐述的实施方式。在图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另一元件或衬底“上”时，它可以直接在所述另一元件或衬底上，或者还可以存在居间层。还将理解，当一元件被称为被“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者还可以存在居间元件。在整个说明书和附图中，相同附图标记可以指代相同元件。尽管关于根据一些示例实施方式的半导体器件的附图例示了包括成鳍型图案形状的沟道区域的鳍型晶体管(FinFET)，但是示例实施方式不限于此。当然可以的是，根据一些示例实施方式的半导体器件可以包括隧道晶体管(隧道FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。在下文，根据一些示例实施方式的半导体器件将参照图1至5C被说明。图1是根据一些示例实施方式的包括半导体器件的晶片的示例俯视图，其中多个半导体管芯区域被排列。图2是图1中的半导体管芯区域中的一个的视图。图3A是图2中的器件形成区域DF的一部分的示例俯视图。图3B是图2中的外围区域PERI的一部分的示例俯视图。图4是沿图3A和3B的线A-A和B-B截取的剖视图。图5A至5C示出应变松弛缓冲层的锗分数。为了参考，图3A和3B排除了鳍型图案和栅电极的图示，以描述第一绝缘膜图案120和第二绝缘膜图案220的形状。参照图1至5C，根据一些示例实施方式的半导体器件可以包括衬底100、第一应变松弛缓冲层110、第二应变松弛缓冲层210、第一绝缘膜图案120、第二绝缘膜图案220和第一栅电极140。衬底100可以包括器件形成区域DF和外围区域PERI。外围区域PERI可以被限定在器件形成区域DF的外围区域上。例如，外围区域PERI可以围绕器件形成区域DF。参照图1和2，下面将更具体地说明器件形成区域DF和外围区域PERI。本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：包括图案形成区域和外围区域的衬底；在所述衬底的所述图案形成区域上的第一应变松弛缓冲层；在所述衬底的所述外围区域上的第二应变松弛缓冲层；在所述衬底上的第一绝缘膜图案，所述第一绝缘膜图案的至少一部分设置在所述第一应变松弛缓冲层内，且所述第一绝缘膜图案的上表面以所述第一应变松弛缓冲层覆盖；在所述衬底上的第二绝缘膜图案，所述第二绝缘膜图案的至少一部分设置在所述第二应变松弛缓冲层内，所述第二绝缘膜图案的上表面以所述第二应变松弛缓冲层覆盖；以及所述第一应变松弛缓冲层上的栅电极。

【技术特征摘要】
2016.12.21 US 15/386,9011.一种半导体器件，包括：包括图案形成区域和外围区域的衬底；在所述衬底的所述图案形成区域上的第一应变松弛缓冲层；在所述衬底的所述外围区域上的第二应变松弛缓冲层；在所述衬底上的第一绝缘膜图案，所述第一绝缘膜图案的至少一部分设置在所述第一应变松弛缓冲层内，且所述第一绝缘膜图案的上表面以所述第一应变松弛缓冲层覆盖；在所述衬底上的第二绝缘膜图案，所述第二绝缘膜图案的至少一部分设置在所述第二应变松弛缓冲层内，所述第二绝缘膜图案的上表面以所述第二应变松弛缓冲层覆盖；以及所述第一应变松弛缓冲层上的栅电极。2.如权利要求1所述的半导体器件，其中所述第一绝缘膜图案延伸穿过所述衬底的一部分和所述第一应变松弛缓冲层的一部分，以及所述第二绝缘膜图案延伸穿过所述衬底的一部分和所述第二应变松弛缓冲层的一部分。3.如权利要求1所述的半导体器件，其中从所述衬底的上表面到所述第一绝缘膜图案的所述上表面的高度与从所述衬底的所述上表面到所述第二绝缘膜图案的所述上表面的高度相同。4.如权利要求1所述的半导体器件，其中所述第一绝缘膜图案包括第一下部和在所述第一下部上的第一上部，其中从所述衬底的上表面到所述第一上部的上表面的高度与从所述衬底的所述上表面到所述第二绝缘膜图案的所述上表面的高度相同，以及其中从所述衬底的所述上表面到所述第一上部的所述上表面的高度大于从所述衬底的所述上表面到所述第一下部的下表面的高度。5.如权利要求4所述的半导体器件，其中所述第二绝缘膜图案包括第二下部，以及在所述第二下部上的第二上部，以及其中从所述衬底的所述上表面到所述第二上部的上表面的高度大于从所述衬底的所述上表面到所述第二下部的下表面的高度。6.如权利要求4所述的半导体器件，其中所述第一绝缘膜图案延伸穿过所述衬底的一部分和所述第一应变松弛缓冲层的一部分，以及其中所述第一绝缘膜图案的所述第一上部设置在所述第一应变松弛缓冲层内。7.如权利要求1所述的半导体器件，其中所述衬底是硅衬底，以及其中所述第一应变松弛缓冲层和所述第二应变松弛缓冲层具有硅和锗。8.如权利要求1所述的半导体器件，其中所述栅电极不在所述外围区域上。9.如权利要求1所述的半导体器件，其中所述外围区域包括光刻工艺的照射边界区域。10.一种半导体器件，包括：包括第一图案形成区域和外围区域的衬底；在所述衬底的所述第一图案形成区域上的第一化合物半导体层，其包括第一下化合物半导体层和第一上化合物半导体层；在所述衬底的所述外围区域上的第二化合物半导体层，其包括第二下化合物半导体层和第二上化合物半导体层；延伸穿过所述衬底的一部分和所述第一下化合物半导体层的第一绝缘膜图案，所述第一绝缘膜图案的上表面以所述第一上化合物半导体层覆盖；延伸穿过所述衬底的一部分和所述第二下化合物半导体层的第二绝缘膜图案，所述第二绝缘膜图案的上表...

【专利技术属性】
技术研发人员：金俸彻，李炯锡，韩银洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR