具有垂直结构的2-D材料晶体管制造技术

描述了包括二维(2‑D)材料的半导体结构及其制造方法。通过在诸如鳍式场效应晶体管(FET)的晶体管栅极构架中采用2‑D材料，本发明专利技术的半导体结构包括垂直栅极结构并且包含2‑D材料，诸如石墨烯、过渡金属二硫属化物(TMD)或磷烯。本发明专利技术的实施例还涉及具有垂直结构的2‑D材料晶体管。

【技术实现步骤摘要】
具有垂直结构的2-D材料晶体管
本专利技术的实施例涉及具有垂直结构的2-D材料晶体管。
技术介绍
半导体结构和制造工艺中的许多改进有助于减小集成电路的尺寸并且增加集成电路的性能。半导体结构中的一种发展是称为“鳍式场效应晶体管”(FinFET)的晶体管结构的引入。FinFET晶体管可以具有超越其它类型的晶体管(例如，平面场效应晶体管)的优势，诸如例如更大的沟道控制、减小的短沟道效应、更高的封装密度和更低的亚阈值漏电流。二维(2-D)材料层可以用于形成FinFET和其它类型的晶体管的沟道区域。
技术实现思路
本专利技术的实施例提供了一种半导体结构，包括：衬底，包括第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍通过内部栅电极区域分隔开；第一栅极堆叠件，包括从所述第一鳍的第一侧壁连续延伸至所述第二鳍的第一侧壁的第一二维(2-D)材料层；以及第二栅极堆叠件，包括从所述第一鳍的第二侧壁连续延伸至所述第二鳍的第二侧壁的第二二维材料层。本专利技术的另一实施例提供了一种制造半导体结构的方法，所述方法包括：提供包括鳍的衬底，其中，所述鳍包括第一侧壁和第二侧壁；在所述第一侧壁和所述第二侧壁上沉积相应的第一二维(2-D)材料层和第二二维(2-D)材料层；在所述第一二维材料层和所述第二二维材料层上方沉积第一栅极绝缘层和第一栅电极；在所述第一二维材料层和所述第二二维材料层之间的所述鳍中蚀刻凹槽；在所述第一二维材料层和所述第二二维材料层之间的所述凹槽中形成第二栅极绝缘层和第二栅电极。本专利技术的又一实施例提供了一种半导体结构，包括：衬底，包括鳍，其中，所述鳍包括相对侧壁和顶面；二维(2-D)材料层，位于所述鳍的相对侧壁和顶面上方；第一介电层，位于所述二维材料层上方；栅电极，位于所述第一介电层的部分上方；以及源极和漏极端子，位于所述二维材料层上方，其中，所述源极和漏极端子位于所述栅电极的相对侧上。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的示例性半导体器件结构的等轴视图。图2A至图2B是根据一些实施例，在鳍形成以及沉积层间电介质(ILD)和背栅极绝缘层之后，部分制造的鳍基结构的相应的截面图和等轴视图。图3A和图3B是根据一些实施例，在2-D材料的沉积之后的部分制造的鳍基结构的相应的截面图和等轴视图。图4A至图4B是根据一些实施例，在栅电极材料的沉积之后的部分制造的鳍基结构的相应的截面图和等轴视图。图5是根据一些实施例，在去除一部分栅极材料和栅极氧化物层之后的部分制造的鳍基结构的等轴视图。图6是根据一些实施例，在源极和漏极金属化之后的部分制造的鳍基结构的等轴视图。图7A至图7B示出了根据一些实施例，在鳍形成和硬掩模沉积之后，部分制造的双栅极半导体结构的相应的截面图和等轴视图。图8A是根据一些实施例，在鳍的暴露侧壁上沉积2-D材料之后的部分制造的双栅极半导体结构的截面图。图8B是根据一些实施例，在栅极绝缘层和栅电极层的沉积之后的部分制造的FinFET的截面图。图9A是根据一些实施例，在2-D材料的沉积之后的部分制造的双栅极半导体结构的截面图。图9B是根据一些实施例，在回蚀刻2-D材料并沉积栅极绝缘层和栅电极层之后，部分制造的双栅极半导体结构的截面图。图10A至图10B是根据一些实施例，在平坦化之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。图11A至图11B示出了根据一些实施例，在去除一部分的鳍之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。图12A至图12B示出了根据一些实施例，在栅极绝缘层的沉积之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。图13A至图13B示出了根据一些实施例，在掩模层的形成之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。图14A至图14B示出了根据一些实施例，在使用掩模层蚀刻栅极绝缘层之后，部分制造的双栅极半导体结构的相应的截面图和等轴视图。图15A至图15B示出了根据一些实施例，在去除掩模层和沉积栅电极层之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。图16A至图16B示出了根据一些实施例，在去除一部分栅极绝缘层和栅电极层之后的部分制造的双栅极半导体结构的相应的截面图和等轴视图。图17A至图17B示出了根据一些实施例，在形成金属源极和漏极端子之后的部分制造的双栅极半导体结构的截面图和等轴视图。图18是根据一些实施例的示出用于制造包含2-D材料的半导体结构的示例性方法的流程图。图19是根据一些实施例说明用于制造包含2-D材料的双栅极半导体结构的示例性方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个组件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。本文使用的缩写“FET”指的是场效应晶体管。FET的实例是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以是例如(i)在诸如半导体晶圆的衬底的平面中和上构建的平面结构或(ii)构建有垂直结构。术语“FinFET”指的是在相对于晶圆的平面垂直取向的鳍上方形成的FET。“S/D”指的是形成FET的两个端子的源极和/或漏极结。本文使用的术语“标称”指的是组件或工艺操作的特性或参数的期望值或目标值。特性或参数的标称值可以在产品或工艺的设计阶段期间设置并且可以是期望值之上和/或之下的值的范围。值的范围可以归因于例如制造工艺或公差的变化。本文使用的术语“垂直”意味着标称垂直于衬底的表面。“外延层”指的是单晶材料的层或结构。同样地，“外延生长”指的是单晶材料的层或结构。外延生长的材料可以是掺杂或未掺杂的。尽管实现了多种增强技术，例如用于增强静电控制的新型器件架构、通过应变沟道使传输增强、改进掺杂剂活化和寄生电阻的减小，目前的硅基晶体管的性能和可扩展性正在达到基本物理极限。随着器件尺寸按比例缩小以实现更高的封装密度，缩小硅基晶体管已是一项挑战。例如，虽然FinFET可以表现出改进的性能，但是它们还是受到由减小的器件尺寸引起的复杂性的影响。随着FinFET的鳍结构的尺寸的减小，晶体管的性能在许多方面受到不利地影响。例如，主体厚度的减小(对应于鳍宽度的减小)会降低通过沟道区域的载流子迁移率。因此，沟道区域的有效电阻增加，而导致性能下降。本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：衬底，包括第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍通过内部栅电极区域分隔开；第一栅极堆叠件，包括从所述第一鳍的第一侧壁连续延伸至所述第二鳍的第一侧壁的第一二维(2‑D)材料层；以及第二栅极堆叠件，包括从所述第一鳍的第二侧壁连续延伸至所述第二鳍的第二侧壁的第二二维材料层。

【技术特征摘要】
2016.12.15 US 62/434,696;2017.06.06 US 15/615,4981.一种半导体结构，包括：衬底，包括第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍通过内部栅电极区域分隔开；第一栅极堆叠件，包括从所述第一鳍的第一侧壁连续延伸至所述第二鳍的第一侧壁的第一二维(2-D)材料层；以及第二栅极堆叠件，包括从所述第一鳍的第二侧壁连续延伸至所述第二鳍的第二侧壁的第二二维材料层。2.根据权利要求1所述的半导体结构，其中，所述第一栅极堆叠件还包括：第一内部栅极绝缘层，形成在所述第一二维材料层和所述内部栅电极区域之间；以及第一外部栅极绝缘层，形成在所述第一二维材料层和第一栅电极区域之间。3.根据权利要求2所述的半导体结构，其中，所述第二栅极堆叠件还包括：第二内部栅极绝缘层，形成在所述第二二维材料层和所述内部栅电极区域之间；以及第二外部栅极绝缘层，形成在所述第二二维材料层和第二栅电极区域之间。4.根据权利要求3所述的半导体结构，其中，所述内部栅电极区域与所述第一栅电极区域和所述第二栅电极区域电接触。5.根据权利要求1所述的半导体结构，还包括：第一端子，与所述第一二维材...

【专利技术属性】
技术研发人员：让皮埃尔·科林格，吴忠政，卡洛斯·H·迪亚兹，王志豪，后藤贤一，郭大鹏，杨育佳，吴志强，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71