电源隔离电路以及多电源域多电源隔离系统技术方案

公开一种电源隔离电路以及多电源域多电源隔离系统。电源隔离电路包括：逻辑块、封装器单元、隔离单元、测试控制单元和/或电源控制单元。电源控制单元连接到隔离单元并被配置为接收DFT内部核测试模式控制信号和钳位控制信号，并且根据DFT内部核测试模式控制信号和钳位控制信号来控制隔离单元。还公开了一种多电源域多电源隔离系统，其中，所述多电源域多电源隔离系统包括第一电源域和第二电源域。第一电源域包括：逻辑块、封装器单元、隔离单元和电源控制单元。第二电源域包括：逻辑块、封装器单元和电平移位器单元。电源控制单元连接到隔离单元。具有相似特性的另外的电源域可被包括在设计中。

【技术实现步骤摘要】
电源隔离电路以及多电源域多电源隔离系统本申请要求于2016年12月12日提交的第62/433，235号共同待决美国临时专利申请以及于2017年3月27日提交的第15/470,880号美国专利申请的权益，所述申请通过引用合并于此。
本公开涉及数字集成电路(IC)，更具体地讲，涉及一种用于具有多个电源域的IC的基于嵌入式核的数字系统中的测试模式隔离和功率降低的系统和方法。
技术介绍
在大型数字集成电路(IC)(诸如，大型片上系统(SOC))设计中，可存在多个嵌入式核或硬知识产权(IP)。由于功能性IP类型的大的设计尺寸和复杂性，设计大多被划分成多个物理分区。为了测试和调试的目的，设计被进一步划分成多个可测试性设计(designfortesting，DFT)分区，其中，DFT分区通常基于功能和物理的设计分区。嵌入式核和硬IP中的每一个通常被视为以一些小的IP组合成更大的物理分区的单独分区。物理分区方法和类似的分层(hierarchical)设计方法旨在更好地优化面积的设计以及包括时序/速度和低功率的性能。在典型的低功率高性能SOC中，还存在多个电源域，其中，嵌入式核或硬IP中的一些嵌入式核或硬IP具有单独电源域。每个嵌入式核的电源可根据需要单独开启/关闭，以达到低功率目标和高性能，而不会遇到芯片中的功率或散热问题。针对设计中的多电源域，通常在SOC中的不同的电源域之中存在电源管理和电源隔离电路。在这样的多个物理分区(主要是多个嵌入式核)中，DFT测试封装器单元(testwrappercell)通常被插入在分区的输入/输出(I/O)周围以在测试模式期间隔离所述多个核。测试封装器单元在内部核测试(INTEST)模式下向输入提供可控性，并将可观测性添加到输出，而在外部测试(EXTEST)模式下反之。因此，在公共核上，由于核可具有它自己的电源域和它自己的DFT分区，所以在I/O路径上除了测试封装器单元之外还可存在电源隔离单元。这导致I/O路径的大的延迟、电路面积的增加和功耗的增加。因此，优化核I/O结构对于提高在测试和功能模式两者下的芯片性能(诸如，I/O路径，尤其是关键I/O路径)、优化时序/速度、减少逻辑和面积开销以及降低功耗至关重要。扫描设计在整体物理实现流程中的重要性可在设计的所有区域中被证实。在从扫描插入到扫描链重排序和物理位置的优化的改进扫描设计方面已经进行了很多努力。在具有多个电源域的典型的低功率设计中，电源相关单元(诸如，电源隔离单元、电平移位器和电源门单元)可被插入在块边界处的核和IP的I/O上，用于低功率操作。用于在I/O路径上的块边界处的为了测试目的的测试封装器单元插入和用于电源隔离的电源单元插入以及低功率操作的典型方法需要分别提供测试操作和低功率操作。由于在设计中，测试封装器单元和电源单元被插入到相同的I/O路径，所以这在物理设计处理期间产生必须要解决的另外的物理设计和性能问题。这样的问题包括具有测试封装器单元和电源单元两者及其相关联的逻辑的高度拥挤的I/O边界。I/O路径，特别是一些关键I/O路径，可能遇到速度和时序问题。这样的逻辑和单元的增加的逻辑和面积开销也提出挑战。还会出现其他问题，诸如，导致整个芯片功耗的增加的这样的单元的功耗的增加。
技术实现思路
实施例可包括电源隔离电路以及用于测试电源隔离电路的方法。电源隔离电路可包括：逻辑块、连接到逻辑块的封装器单元以及连接到封装器单元的隔离单元。电源隔离电路还可包括连接到隔离单元的电源控制单元。电源控制单元可被配置为接收DFT内部核测试模式控制信号和钳位控制信号，并且根据DFT内部核测试模式控制信号和钳位控制信号来控制隔离单元。实施例包括多电源域多电源隔离系统，其中，所述多电源域多电源隔离系统包括：第一电源域，包括第一逻辑块、连接到第一逻辑块的第一多个封装器单元、多个隔离单元以及电源控制单元。所述多电源域多电源隔离系统还可包括：第二电源域，包括第二逻辑块、连接到第二逻辑块的第二多个封装器单元以及多个电平移位器单元。在一些实施例中，所述多个隔离单元中的每个隔离单元连接到第一多个封装器单元中的对应的封装器单元。在一些实施例中，所述多个电平移位器单元中的每个电平移位器单元连接到第二多个封装器单元中的对应的封装器单元。在一些实施例中，所述多个隔离单元中的每个隔离单元的输出端子连接到所述多个电平移位器单元中的每个电平移位器单元的输入端子。在一些实施例中，电源控制单元连接到第一电源域中的所述多个隔离单元。附图说明通过参照附图进行的下面的详细描述，本专利技术原理的前述和另外的特征和优点将变得更加容易清楚，其中：图1A是根据一些实施例的电源域以及包括逻辑块、封装器单元、隔离单元和电源控制单元的相关电源隔离电路的示例框图。图1B是根据一些实施例的具有另外的细节的图1A的电源域和相关逻辑组件的示例框图。图2A是根据一些实施例的具有另外的细节的图1A的电源域和相关逻辑组件的示例框图。图2B是包括图1A和图2A的逻辑组件的多电源域系统的示例框图。图2C是示出与图2B的多电源域系统相关联的信号的各种波形的示例波形图。图3是根据一些实施例的电源域以及包括逻辑块、多个封装器单元、多个隔离单元和电源控制单元的相关电源隔离电路的示例框图。图4是根据一些实施例的多电源域多电源隔离系统的示例框图。图5A是根据一些实施例的钳位值至零(clampvalue-to-zero)隔离单元的示例框图。图5B示出图5A的钳位值至零隔离单元的另外的细节。图5C是根据一些实施例的钳位值至一隔离单元的示例框图。图5D示出图5C的钳位值至一隔离单元的另外的细节。图5E是根据一些实施例的包括隔离单元的各种示例和电源控制单元的电源隔离电路的示例框图。图5F是示出与图5E的逻辑组件相关联的信号的各种波形的示例波形图。图6示出根据一些实施例的用于与电源域相关联的电路的电源隔离的技术的流程图。图7是根据在此公开的实施例的包括电源隔离电路的计算系统的框图。具体实施方式现在将详细参照各种实施例，其中，实施例的示例在附图中示出。在下面的详细的描述中，阐述了很多具体的细节使得能够深入理解实施例。然而，应理解，具有本领域的普通技术的人可在没有这些具体的细节的情况下实践实施例。在其他情况下，未详细描述公知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的方面。将理解，虽然术语第一、第二等可在此用于描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离实施例的范围的情况下，第一电源隔离单元可被称为第二电源隔离单元，类似地，第二电源隔离单元可被称为第一电源隔离单元。在本文的实施例的描述中使用的术语仅为了描述特定的实施例的目的，并且不意图限制实施例。如在实施例和所附权利要求的描述中使用的，除非上下文另外清楚地指示，否则单数形式也意图包括复数形式。还将理解，如在此使用的术语“和/或”表示并且包含关联的列出项中的一个或多个的任意和所有可能的组合。还将理解，术语“包括”在本说明书中使用时，指出存在阐述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。附图的组件和特征不一定按比例绘制。本公开涉及一种具有嵌本文档来自技高网...

【技术保护点】
1.一种电源隔离电路，包括：逻辑块；封装器单元，连接到所述逻辑块；隔离单元，连接到所述封装器单元；电源控制单元，连接到所述隔离单元并且被配置为接收可测试性设计DFT内部核测试模式控制信号和钳位控制信号，并根据DFT内部核测试模式控制信号和钳位控制信号来控制所述隔离单元。

【技术特征摘要】
2016.12.12 US 62/433,235;2017.03.27 US 15/470,8801.一种电源隔离电路，包括：逻辑块；封装器单元，连接到所述逻辑块；隔离单元，连接到所述封装器单元；电源控制单元，连接到所述隔离单元并且被配置为接收可测试性设计DFT内部核测试模式控制信号和钳位控制信号，并根据DFT内部核测试模式控制信号和钳位控制信号来控制所述隔离单元。2.根据权利要求1所述的电源隔离电路，其中，电源控制单元被配置为：根据DFT内部核测试模式控制信号，将所述隔离单元置于内部核测试模式。3.根据权利要求1所述的电源隔离电路，其中，电源控制单元包括逻辑门，其中，所述逻辑门包括：第一输入端子，接收DFT内部核测试模式控制信号；第二输入端子，接收钳位控制信号；输出端子，被配置为将DFT钳位控制信号发送到所述隔离单元。4.根据权利要求3所述的电源隔离电路，其中，所述逻辑门为或门。5.根据权利要求3所述的电源隔离电路，其中，所述隔离单元包括：逻辑门，被配置为从电源控制单元接收DFT钳位控制信号。6.根据权利要求5所述的电源隔离电路，其中，所述隔离单元的逻辑门为或门，所述或门包括：第一输入端子，连接到所述封装器单元；第二输入端子，被配置为从电源控制单元接收DFT钳位控制信号。7.根据权利要求6所述的电源隔离电路，其中：所述隔离单元的逻辑门为具有第一输入端子和第二输入端子的与门；所述与门的第一输入端子连接到所述封装器单元；所述隔离单元还包括：反相器，连接到所述与门的第二输入端子；所述反相器被配置为接收并反转DFT钳位控制信号。8.根据权利要求7所述的电源隔离电路，其中：所述反相器被称为第一反相器；电源控制单元还包括：第二反相器，连接到第一反相器；第二反相器连接到电源控制单元的逻辑门的第一输入端子。9.根据权利要求1所述电源隔离电路，其中，所述封装器单元包括：第一选择器；锁存器，连接到第一选择器；第二选择器，连接到锁存器。10.根据权利要求9所述的电源隔离电路，其中：第一选择器为第一多路复用器；第二选择器为第二多路复用器；锁存器为钟控触发器。11.根据权利要求10所述的电源隔离电路，其中：第一多路复用器包括：第一输入端子，连接到所述逻辑块的输出端子；第二输入端子，连接到钟控触发器的输出端子；第一多路复用器被第一控制信号控制；第二多路复用器包括：第一输入端子，连接到第一多路复用器的输出端子；第二输入端子，被配置为接收扫描路径信号；第二多路复用器被第二控制信号控制；第二多路复用器的输出端子连接到钟控触发器的输入端子。12.根据权利要求11所述的电源隔离电路，其中，第一多路复用器的输出端子连接到所述隔离单元。13.根据权利要求11所述的电源隔离电路，其中：所述隔离...

【专利技术属性】
技术研发人员：葛光远，拉杰什·卡施亚普，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR