一种多核8051处理器SOC的安全实现装置以及方法制造方法及图纸

本发明专利技术涉及多核8051处理器SOC与片外FLASH之间数据交换的加密方法和装置。本发明专利技术的安全实现装置系统包括多个8051处理器、JTAG Controller、Code&Data SRAM以及加密解密处理模块；加密模块包括MUX模块、Efuse模块、JTAG security模块、Spi flash controller模块。处理器之间通过Spi flash controller模块基于EFUSE产生的唯一CODE进行对外SPI FLASH的读写；双核8051 SOC的JTAG接口通过JTAG Controller与JTAG security模块进行通信，JTAG security模块通过EFUSE模块产生的唯一CODE进行加解密处理，最后再跟SPI FLASH进行数据的读写交换。

【技术实现步骤摘要】
一种多核8051处理器SOC的安全实现装置以及方法
本专利技术涉及处理器安全领域，具体涉及多核8051处理器SOC与片外FLASH之间数据交换的加密方法和装置。
技术介绍
8051内核处理器通常不具备片上大容量数据存储空间，因此需要外接能存储数据的芯片，其中一种在现代电子产业中适用十分广泛的价格低廉、性能优越的芯片存储介-SPIFLASH营运而生。但是由于标准的SPIFLASH自身并不具备对数据加密的能力，因此SPIFLASH的数据安全性一直饱受诟病。FLASH芯片，中文名为“闪存”，属于内存器件的一种。闪存的物理特性与常见的内存有根本性的差异，即各类DDR、SDRAM或者RDRAM都属于挥发性内存，只要停止电流供应内存中的数据便无法保持，因此每次电脑开机都需要把数据重新载入内存；而闪存则是一种非易失性(Non-Volatile)内存，在没有电流供应的条件下也能够长久地保持数据，其存储特性相当于硬盘，这项特性正是闪存得以成为各类便携型数字设备的存储介质的基础。NOR和NAND是市场上两种主要的非易失闪存技术。Intel于1988年首先开发出NORflash技术,彻底改变了原先由EPROM和EEPROM一统天下的局面。紧接着,1989年,东芝公司发表了NANDflash结构,强调降低每比特的成本,更高的性能,并且像磁盘一样可以通过接口轻松升级。SPI是串行外设接口(SerialPeripheralInterface)的缩写。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，如今越来越多的芯片集成了这种通信协议，比如自带SPI接口的FLASH芯片。SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也可以(单向传输时)。也是所有基于SPI的设备共有的，它们是SDI(数据输入)、SDO(数据输出)、SCLK(时钟)、CS(片选)。虽然SPI接口的FLASH芯片大行其道，但是存储在SPIFLASH中的数据安全性却一直是一个大问题。由其是在多核8051处理器越来越被广泛应用，而数据加密做得好的却很少。
技术实现思路
本专利技术提供的一种多核8051处理器SOC的安全实现装置以及方法使得保存到SPIFLASH的数据能够得到最安全的保护。这样使得用户的数据和核心代码能安全的运行在SOC上。这个安全装置以及技术方案设计简单，在SOC上的实现面积和功耗都很小。本专利技术解决上述技术问题的技术方案如下：基于双核8051处理器SOC的安装实现装置系统，包括CPU08051System、CPU18051System、JTAGController、Code&DataSRAM以及加密解密处理模块；所述CPU08051System，是双核8051SOC系统的一个组成核之一，用于整个双核8051处理数据的处理器之一；所述CPU18051System，是双核8051SOC系统的一个组成核之一，用于整个双核8051处理数据的处理器之一；所述JTAGController，是双核8051SOC系统的对外下载和仿真接口，用于双核8051的程序开发和程序烧录；所述Code&DataSRAM，是双核8051SOC系统的内部代码和数据的高速缓冲区，为代码和数据提供可靠的缓冲区间；所述加密解密处理模块，包括MUX模块、Efuse模块、JTAGsecurity模块、Spiflashcontroller模块。所述MUX模块，是具有数据选择逻辑的功能，用于确定和切换JTAGsecurity模块和Spiflashcontroller模块与Spiflash的数据交换的时序；所述Efuse模块，是电子熔断器，可以通过Efuse模块做成唯一识别码，主要提供给芯片加解密需要的CODE，每片SOC都有相应唯一的CODE，SOC算法模块可以根据该CODE产生相应的加解密标识。通过该唯一加解密标识就可以做到每一片芯片之间都是不同且唯一的；所述JTAGsecurity模块，主要为JTAG访问SPIFLASH进行加解密，通过该模块，让JTAG数据通过双核8051SOC访问Spiflash不是透明传输，而是又通过了加密传输，使得数据无论从哪里读取或写入Spiflash都是通过加密的；所述Spiflashcontroller模块，主要为CPU访问SPIFLASH进行加解密，无论是CPU0还是CPU1，两个CPU读取和访问Spiflash都要通过该模块进行数据的加解密的，保证数据传输的加密性。又可以减轻CPU0以及CPU1对于数据加解密的运算量，更不需要复杂的加密算法来加重CPU0以及CPU1的处理负担。本专利技术的有益效果是：通过加解密处理模块可以完全对SPIFLASH的读写进行全程数据加密，而对于CPU来说，通过独立的加解密处理模块对SPIFLASH的数据读写完全可以算作是透明的。这样，在不增加额外功耗和工作量的基础上完成了深度SPIFLASH与多核8051SOC之间数据加解密的处理。在上述技术方案的基础上，本专利技术还可以做如下改进：进一步，所述MUX选择逻辑功能模块所处位置在外部SPIFLASH和JTAGsecurity模块以及Spiflashcontroller模块之间；进一步，通过MUX选择逻辑模块和SPIFLASH和JTAGsecurity模块以及Spiflashcontroller模块之间的有效配合，使之SPIFLASH和双核8051SOC可以顺畅进行数据的读写操作。采用上述进一步方案的有益效果是：通过MUX选择逻辑模块，可以避免JTAG接口以及内部双核8051SOC的两个CPU出现争抢SPIFLASH控制权的问题。进一步，通过EFUSE模块产生独一无二的识别码。进一步，通过EFUSE模块产生的唯一识别码JTAGsecurity以及Spiflashcontroller可以通过唯一识别码通过硬件逻辑产生加密数据。采用上述进一步方案的有益效果是：双核8051SOC系统对于SPIFLASH的数据进行读写是完全加密并且是同型号芯片互相之间是不雷同的加密方法。基于双核8051SOC系统安全实现装置实现的方法，包括以下步骤:步骤1，双核8051SOC的CPU0以及CPU1通过Spiflashcontroller模块基于EFUSE产生的唯一CODE进行对外SPIFLASH的读写；步骤2，双核8051SOC的JTAG接口通过JTAGController与JTAGsecurity模块进行通信，JTAGsecurity模块通过EFUSE模块产生的唯一CODE进行加解密处理，最后再跟SPIFLASH进行数据的读写交换；步骤3，JTAGsecurity模块和Spiflashcontroller模块通过MUX硬件逻辑选择模块的判断进行时域上和逻辑上的判断，经过裁决后决定与SPIFLASH通信的是哪个模块。本专利技术的有益效果是：通过双核8051处理器SOC上面的EFUSE产生的唯一CODE，并经过JTAGsecurity模块以及Spiflashcontroller模块的加解密处理得出加解密数据，进而把双核8051处理器本文档来自技高网...

【技术保护点】
1.一种多核8051处理器SOC的安全实现装置以及方法，其特征在于，基于双核8051处理器SOC的安装实现装置系统，包括CPU0 8051 System、CPU1 8051 System、JTAG Controller、Code&Data SRAM以及加密解密处理模块；所述CPU0 8051 System以及CPU1 8051 System，是双核8051 SOC系统的组成核之一，用于整个双核8051处理数据的处理器之一；所述JTAG Controller，是双核8051 SOC系统的对外下载和仿真接口，用于双核8051的程序开发和程序烧录；所述Code&Data SRAM，是双核8051 SOC系统的内部代码和数据的高速缓冲区，为代码和数据提供可靠的缓冲区间；所述加密解密处理模块，用于实现数据传输的加解密。

【技术特征摘要】
1.一种多核8051处理器SOC的安全实现装置以及方法，其特征在于，基于双核8051处理器SOC的安装实现装置系统，包括CPU08051System、CPU18051System、JTAGController、Code&DataSRAM以及加密解密处理模块；所述CPU08051System以及CPU18051System，是双核8051SOC系统的组成核之一，用于整个双核8051处理数据的处理器之一；所述JTAGController，是双核8051SOC系统的对外下载和仿真接口，用于双核8051的程序开发和程序烧录；所述Code&DataSRAM，是双核8051SOC系统的内部代码和数据的高速缓冲区，为代码和数据提供可靠的缓冲区间；所述加密解密处理模块，用于实现数据传输的加解密。2.如权利要求1所述的一种多核8051处理器SOC的安全实现装置以及方法，其特征在于，其加密模块，包括MUX模块、Efuse模块、JTAGsecurity模块、Spiflashcontroller模块。3.如权利要求2所述的一种多核8051处理器SOC的安全实现装置以及方法，其特征在于，所述MUX模块，是具有数据选择逻辑的功能，用于确定和切换JTAGsecurity模块和Spiflashcontroller模块与Spiflash的数据交换的时序；所述Efuse模块，是电子熔断器，可以通过Efuse模块做成唯一识别码，主要提供给芯片加解密需要的CODE，每片SOC都有相应唯一的CODE，SOC算法模块可以根据该CODE产生相应的加解密标识。通过该唯一加解密标识就可以做到每一片芯片之间都是不同且唯一的；所述JTAGsecurity模块，主要为JTAG访问SPIFLASH进行加解密，通过该模块，让JTAG数据通过双核8051SOC访问Spiflash不是透明传输，而是又通过了加密传输，使得数据无论从哪里读取或写入Spiflash都是通过加密的；所述Spiflashcontroller模块，主要为CPU访问SPIFLASH进行加解密，无论是CPU0还是CPU1，两个CPU读取和访问Spiflash都要通过该模块进行数据的加解密的，保证数据传输的加密性。又可以减轻CPU0以及CPU1对于数据加解密的运算量，更不需要复杂的加密算法来加重CPU0以及CPU1的处理负担。4.如权利要求2所述的一种多核8051处理器SOC的安全实现装置以及方法，其特征在于，MUX选择逻辑功能模块所处位置在外部S...

【专利技术属性】
技术研发人员：王洪，刘华平，
申请(专利权)人：北京迪文科技有限公司，
类型：发明
国别省市：北京,11