一种支持动态可重构的一体化数字信号处理系统技术方案

本发明专利技术公开了一种支持动态可重构的一体化数字信号处理系统，该系统中，上位机将FPGA的可编程硬件资源描述成若干个容量一定的可重构子区域，当重构任务到来时，上位机结合重构任务对应的任务数据集合和当前可重构子区域的使用情况，计算出重构方案并将重构方案转换成重构指令，FPGA根据重构指令调用相应的可重构子区域以及每个可重构子区域对应的比特流文件，使每个可重构子区域内的可编程硬件资源根据相应的比特流文件构建出相应的子硬件电路，并将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路，从而完成重构任务。因此，本发明专利技术不仅硬件资源具有更好可塑性，还由于对硬件资源的调度，以时间资源换取空间资源，降低了硬件的成本。

An integrated digital signal processing system supporting dynamic reconfiguration

The invention discloses a dynamic and reconfigurable integrated digital signal processing system. In this system, the host computer describes the programmable hardware resources of FPGA into several reconfigurable subregions with certain capacity. When the reconfiguration task comes, the host computer combines the task data set corresponding to the reconfigurable task and the current reconfigurable subregion. The refactoring scheme is calculated and the refactoring scheme is converted into a refactoring instruction. FPGA calls the corresponding reconfigurable subregion and the corresponding bit stream file corresponding to each reconfigurable subregion according to the refactoring instruction, so that the programmable hardware resource in each reconfigurable subregion is built according to the corresponding bitstream file. The sub hardware circuit is organized, and the sub hardware circuit constructed in each reconfigurable sub area is organized into a complete hardware circuit to complete the reconfiguration task. Therefore, the invention not only has the better plasticity of the hardware resources, but also reduces the cost of the hardware because of the scheduling of hardware resources and the exchange of space resources with time resources.

【技术实现步骤摘要】
一种支持动态可重构的一体化数字信号处理系统
本专利技术涉及一体化数字信号处理设备，特别涉及一种支持动态可重构的一体化数字信号处理系统。
技术介绍
传统的数字信号处理行业依赖的依然是专用化芯片设备，这些部署密度高、结构复杂且应用固化的设备在技术日新月异的发展环境下存在严重的演进问题，使得这些设备的生命周期越来越短暂，导致成本与收益逐渐不匹配。同时，大量专用化芯片设备之间功能交叉，分散的数字信号处理硬件体系，本质上可以进行硬件复用，因此，通过整合不同平台具有共性的硬件并复用共性硬件，实现硬件资源一体化，从而减小硬件资源开销，并有利于统一更新升级，降低开发和演进成本。虽然大部分硬件平台都存在具有共性的硬件，但在粗颗粒度的共性下依然存在许多相异性。第一，相同的功能组件存在参数上的区别，这种参数上的相异性，使功能相似的组件不能进行简单融合，使得一体化的进程受阻。第二，相同的功能组件存在组织结构上的区别，最主要的体现是整体系统拓扑上的不同，单一串行的应用基本上采用一字型拓扑，而并行性很强的应用大多采用网络类拓扑。如果强行将多种拓扑融合在同一个平台上，则会造成十分冗杂的结构布线，不利于平台的扩展。因此，由于硬件资源的复杂性，目前还不能有效地实现硬件资源一体化。
技术实现思路
本专利技术的目的在于克服现有技术中所存在的上述不足，提供一种支持动态可重构的一体化数字信号处理系统，来有效地实现硬件资源一体化。为了实现上述专利技术目的，本专利技术提供了以下技术方案：一种支持动态可重构的一体化数字信号处理系统，其包括上位机和FPGA；其中，所述上位机通过获取所述FPGA的可编程硬件资源信息，将所述FPGA的可编程硬件资源描述成若干个容量一定的可重构子区域，并实时更新所述可重构子区域的使用情况；而且，所述上位机中预先存储有每个重构任务对应的任务数据集合，每个重构任务对应一个任务ID，每个任务数据集合包括对应重构任务所需硬件电路的比特流文件信息和硬件规模信息；当重构任务到来时，所述上位机根据所述重构任务的任务ID，获取所述重构任务的任务数据集合，并结合所述任务数据集合和当前所述可重构子区域的使用情况，计算出所述重构任务的重构方案；而且，所述上位机将计算出的重构方案转换成所述FPGA可识别的重构指令后，再将所述重构指令发送给所述FPGA；所述FPGA存储有用于构建硬件电路的比特流文件，所述FPGA根据所述重构指令，调用相应的可重构子区域以及每个可重构子区域对应的比特流文件，使每个可重构子区域内的可编程硬件资源根据相应的比特流文件构建出相应的子硬件电路，并将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路，以完成所述重构任务。根据一种具体的实施方式，本专利技术支持动态可重构的一体化数字信号处理系统中，所述FPGA包括处理器、片上网络、可编程硬件资源和比特流文件存储器；并且，所述比特流文件存储器用于构建硬件电路的比特流文件；所述处理器用于根据所述重构指令，控制所述片上网络的数据通路，而将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路；所述处理器还用于将可编程硬件资源信息发送给所述上位机。根据一种具体的实施方式，本专利技术支持动态可重构的一体化数字信号处理系统中，所述上位机根据所述FPGA的可编程硬件资源的地址信息，划分成若干个容量一定的可重构子区域，其中，每个所述可重构子区域对应一个一定地址范围内的可编程硬件资源。根据一种具体的实施方式，本专利技术支持动态可重构的一体化数字信号处理系统中，所述上位机根据所述任务数据集合的硬件规模信息，确定用于所述重构任务的所述可重构子区域的个数。进一步地，所述上位机采用调度算法计算出重构方案，并且所述调度算法以未被调用的可重构子区域构成的连续可重构区域的容量最大为目标函数。根据一种具体的实施方式，本专利技术支持动态可重构的一体化数字信号处理系统中，所述上位机还根据计算出重构方案，更新各个所述可重构子区域的使用情况。根据一种具体的实施方式，本专利技术支持动态可重构的一体化数字信号处理系统中，所述上位机与所述FPGA通过全双工总线进行数据交互。与现有技术相比，本专利技术的有益效果：本专利技术支持动态可重构的一体化数字信号处理系统中，上位机通过将FPGA的可编程硬件资源描述成若干个容量一定的可重构子区域，当重构任务到来时，上位机结合重构任务对应的任务数据集合和当前可重构子区域的使用情况，计算出重构方案，并将重构方案转换成重构指令发送给FPGA，而且FPGA根据重构指令调用相应的可重构子区域以及每个可重构子区域对应的比特流文件，使每个可重构子区域内的可编程硬件资源根据相应的比特流文件构建出相应的子硬件电路，并将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路，从而完成重构任务。因此，本专利技术不仅硬件资源具有更好可塑性，还通过对硬件资源的调度，以时间资源换取空间资源，降低部署各类硬件的成本。附图说明：图1为本专利技术支持动态可重构的一体化数字信号处理系统的结构示意图；图2为本专利技术的重构方案的示意图；图3为本专利技术的片上网络的重构示意图；图4为本专利技术的局部动态重构示意图。具体实施方式下面结合试验例及具体实施方式对本专利技术作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于以下的实施例，凡基于本
技术实现思路
所实现的技术均属于本专利技术的范围。结合图1所示的本专利技术支持动态可重构的一体化数字信号处理系统的结构示意图；其中，本专利技术支持动态可重构的一体化数字信号处理系统包括上位机和FPGA，上位机与FPGA通过全双工总线进行数据交互。其中，上位机通过获取FPGA的可编程硬件资源信息，并将FPGA的可编程硬件资源描述成若干个容量一定的可重构子区域，同时还实时更新可重构子区域的使用情况。而且，上位机中预先存储有每个重构任务对应的任务数据集合，每个重构任务对应一个任务ID，每个任务数据集合包括对应重构任务所需硬件电路的比特流文件信息和硬件规模信息。当重构任务到来时，上位机根据该重构任务的任务ID，获取该重构任务的任务数据集合，并结合该重构任务的任务数据集合和当前可重构子区域的使用情况，计算出该重构任务的重构方案。而且，上位机将计算出的重构方案转换成FPGA可识别的重构指令后，再将重构指令发送给FPGA。FPGA存储有用于构建硬件电路的比特流文件，当FPGA接收到重构指令后，FPGA则根据重构指令，调用相应的可重构子区域以及每个可重构子区域对应的比特流文件，使每个可重构子区域内的可编程硬件资源根据相应的比特流文件而构建出相应的子硬件电路，而且将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路，以完成该重构任务。具体的，上位机根据FPGA的可编程硬件资源的地址信息，划分成若干个容量一定的可重构子区域，其中，每个可重构子区域对应一个一定地址范围内的可编程硬件资源。而且，任务数据集合包括对应重构任务所需硬件电路的比特流文件信息和硬件规模信息，任务数据集合中的比特流文件信息对应比特流文件存储在比特流文件存储器中存储地址，而任务数据集合的硬件规模信息，确定用于对应重构任务的可重构子区域的个数。因为每个可重构子区域的容量是一定，当对应重构任务所需硬件电路的硬件规模大于一个可重构子区域的容量，则需要多个可重构子区域来构建对应重构任务所需硬件电路。因此，上位机计算本文档来自技高网...

【技术保护点】
1.一种支持动态可重构的一体化数字信号处理系统，其特征在于，包括上位机和FPGA；其中，所述上位机通过获取所述FPGA的可编程硬件资源信息，将描述成若干个容量一定的可重构子区域，并实时更新所述可重构子区域的使用情况；而且，所述上位机中预先存储有每个重构任务对应的任务数据集合，每个重构任务对应一个任务ID，每个任务数据集合包括对应重构任务所需硬件电路的比特流文件信息和硬件规模信息；当重构任务到来时，所述上位机根据所述重构任务的任务ID，获取所述重构任务的任务数据集合，并结合所述任务数据集合和当前所述可重构子区域的使用情况，计算出所述重构任务的重构方案；而且，所述上位机将计算出的重构方案转换成所述FPGA可识别的重构指令后，再将所述重构指令发送给所述FPGA；所述FPGA存储有用于构建硬件电路的比特流文件，所述FPGA根据所述重构指令，调用相应的可重构子区域以及每个可重构子区域对应的比特流文件，使每个可重构子区域内的可编程硬件资源根据相应的比特流文件构建出相应的子硬件电路，并将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路，以完成所述重构任务。

【技术特征摘要】
1.一种支持动态可重构的一体化数字信号处理系统，其特征在于，包括上位机和FPGA；其中，所述上位机通过获取所述FPGA的可编程硬件资源信息，将描述成若干个容量一定的可重构子区域，并实时更新所述可重构子区域的使用情况；而且，所述上位机中预先存储有每个重构任务对应的任务数据集合，每个重构任务对应一个任务ID，每个任务数据集合包括对应重构任务所需硬件电路的比特流文件信息和硬件规模信息；当重构任务到来时，所述上位机根据所述重构任务的任务ID，获取所述重构任务的任务数据集合，并结合所述任务数据集合和当前所述可重构子区域的使用情况，计算出所述重构任务的重构方案；而且，所述上位机将计算出的重构方案转换成所述FPGA可识别的重构指令后，再将所述重构指令发送给所述FPGA；所述FPGA存储有用于构建硬件电路的比特流文件，所述FPGA根据所述重构指令，调用相应的可重构子区域以及每个可重构子区域对应的比特流文件，使每个可重构子区域内的可编程硬件资源根据相应的比特流文件构建出相应的子硬件电路，并将每个可重构子区域内构建的子硬件电路组织成完整的硬件电路，以完成所述重构任务。2.如权利要求1所述的支持动态可重构的一体化数字信号处理系统，其特征在于，所述FPGA包括处理器、片上网络、可编程硬件资源和比特流文...

【专利技术属性】
技术研发人员：肖睿，陈亦欧，凌翔，张恒，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51