数字信号处理方法及装置制造方法及图纸

本发明专利技术提供了一种数字信号处理方法和装置，用于在数字信号处理主时钟频率不是数据时钟频率整数倍的情况下，降低输出信号的带内干扰和邻带干扰。主要利用主时钟序列合成数据时钟序列及其时间偏量，利用时间偏量和数字信号的信号值，计算出过渡值，插入到数字信号序列中，使数字信号的梯形保持信号波形上的阶梯跳越修改为带中间数值慢过渡，降低了主时钟采样造成的频谱混叠干扰。

【技术实现步骤摘要】

本专利技术涉及数字信号技术，特别涉及一种数字信号处理的方法及装置。
技术介绍
如图1所示为理论上的数字信号，采样间隔为T(也即数据速率为1/T)，在每个采样点上有一个信号幅度冲击，采样点之间可认为是0或无定义。上述数字信号的频谱如图2所示，频谱波瓣以间隔1/T周期重复。这种频谱形状称为梳状频谱。实际使用的数字信号不会是冲击响应，通常如图3所示。数据采样间隔为T，数据在采样点上变化，在采样点之间保持上一个采样点上的数值。该种信号可以认为是图1所示的理想数字信号经过了一个冲击响应宽度为T的矩形脉冲的滤波器输出的结果，可称为梯形保持信号波形。梯形保持信号波形的频谱一般如图4所示的形状，阴影部分是功率谱，可以看成是梳状频谱和辛格函数 的乘积。在通信应用中，梯形内插波形如果是数字信号处理的最后一级，就要输出到D/A转换器变成模拟信号，发射到传输媒体上去。0频处的频谱主瓣将来经过变频后处在规定可用的信号带宽上，是有用的信号。其它阴影部分的信号能量经过变频后处在其它信号的带宽上，会影响其它信号的通信质量，是带外干扰。因此在发射前要用滤波器把这些带外干扰信号滤除。用FPGA或ASIC实现数字信号处理时，一般用外部晶振，或者外部晶振加上内部锁相环的方式提供一个较高频率的主时钟，其它时钟都是用主时钟合成的。上述的数字信号的周期T取主时钟周期的整数倍，只有这样才能在主时钟频率下同步处理。但也有数字信号的周期与主时钟周期不成整数倍，许多场合要求数据时钟速率连续可调，例如在中国有线电视标准中要求数据速率从3.6Mhz～6.952Mhz连续可调，1Khz步进。在这样宽的范围内要求主时钟和数据时钟速率成整数倍关系实际上是不太可能实现的。如果主时钟速率和数据速率不成整数倍关系，数据时钟是由主时钟合成的，则合成的数据时钟序列的脉冲间隔是变化的。假定主时钟速率为Fm，要求的数据时钟速率为Fs，Fm/Fs＝M.N，N为小数部分，则合成的数据时钟相邻时钟脉冲的间隔中，(1-N)×100％为M个主时钟周期，N×100％为M+1个主时钟周期，两者均匀地混合成数据时钟序列。上述数据时钟序列触发对数据的各种处理，但用主时钟与合成数据时钟序列的频率不是整数倍关系，会造成梯形保持信号波形的各个数据保持时间不相等。在数字域内这种保持时间不相等一般不会造成问题，可如果用于波形成形，经D/A转换为模拟信号，相当于用主时钟对图3中梯形保持信号波形进行采样，带来的问题就是带内噪声干扰。据奈奎斯特采样定理，时域采样相当于在频域对原信号频谱以采样时钟速率为周期重复叠加，结果会造成图4的频谱上，在频率K×Fm(K＝±1，±2，±3，...)附近的能量叠加到了0频有用信号上。如果采样时钟频率不是数据速率的整数倍，叠加部分就是噪声干扰，使信号在发射前就包含了一部分噪声干扰能量。由于这部分噪声干扰能量和有用信号处在同样频带上，所以无法通过后续的处理滤除，会影响接收信号质量。为了降低这种带内噪声干扰，可以采用提高主时钟频率的方法，主时钟速率高等价于采样时钟速率越高，对应的在K×Fm(K＝±1，±2，±3，...)附近的干扰能量就越小，经过采样后叠加到0频处的干扰能量就越小。但是主时钟频率受器件的性能限制，不能无限提高。而且干扰能量随主时钟频率的升高降低的速度很慢，所以通过提高主时钟频率来降低干扰能量，信噪比也很难达到高阶调制方式的信噪比要求，同时数据速频率宽范围可调也很难实现。
技术实现思路
本专利技术提供了一种数字信号处理方法和装置，用于抑制采样造成的带内噪声干扰。为实现上述专利技术目的，本专利技术提供了一种数字信号处理方法，该方法利用主时钟序列合成数据时钟序列，并获取所述数据时钟序列与理想数据时钟序列之间的时间偏量，通过所述数据时钟序列触发过渡值内插处理；所述的过渡值内插处理具体为根据所述时间偏量和数字信号的信号值计算过渡值，将所述过渡值插入数字信号序列中。本专利技术还提供了一种数字信号处理装置，该装置包括时钟合成模块和过渡值内插模块，时钟合成模块用于合成数据时钟序列，获得所述数据时钟序列与理想数据时钟序列之间的时间偏量；过渡值内插模块用于在受到所述合成数据时钟序列触发时，根据所述的时间偏量计算过渡值，并将过渡值插入数字信号序列中。采用上述的方法或装置可获得以下有益效果通过数据时钟序列和时钟偏量来表示数据时钟沿，提高了时钟沿位置的表示精度，在主时钟合成数据时钟周期与主时钟周期不成整数倍关系时，通过过渡值内插把梯形保持信号波形上的阶梯跳越修改为带中间数值慢过渡，从而抑制了采样造成的频谱混叠干扰，在较宽的数据速率变化范围上抑制输出信号的带内干扰和邻带干扰。附图说明图1为理想数字信号时域波形示意图；图2为理想数字信号频谱示意图；图3为实际数字信号时域波形示意图；图4为实际数字信号频谱示意图；图5为本专利技术方法实施例总体流程图； 图6为本专利技术实施例的数字信号处理波形图；图7为本专利技术装置实施例结构图。具体实施例方式本专利技术实施例主要是利用主时钟序列合成数据时钟序列，并获取所述数据时钟序列的时间偏量，通过所述数据时钟序列触发过渡值内插处理，即根据所述数据时钟序列与理想数据时钟序列之间的时间偏量计算过渡值，将所述过渡值插入数字信号序列中来实现在主时钟频率与数据时钟不成整数倍关系的情况下抑制带内噪声干扰。数字信号处理过程中提供频率较高主时钟，周期为Tm＝1/Fm，Fm为主时钟频率，由主时钟合成的数据时钟与主时钟周期不成整数关系时，实际合成的数据时钟就是不等间隔的，理想的数据时钟沿位置和实际合成的数据沿位置就有了大小不等的时间偏量，如图6所示的P1、P2、P3。为保留理想数据时钟的时间信息，另外增加一条总线保存每个理想时钟沿和实际合成时钟沿之间的时间偏量，这条总线就称为合成数据时钟序列的时间偏量总线。本专利技术实施例通过合成数据时钟序列及其与理想数据时钟序列的时间偏量准确表示数据时钟。如图5所示，为本专利技术的方法实施例，主要包括以下步骤步骤501由主时钟序列合成数据时钟序列，获取数据时钟序列的时间偏量。步骤502所述合成数据时钟脉冲触发根据时间偏量计算过渡值，将此过渡值插入数字信号序列中。此处时间偏量可以采用相对时间偏量，根据相应的公式计算出过渡值。时间偏量有多种表达方式，例如直接把时间偏量的数值以ns或ps为单位进行二进值表示，但最有用的方式是采用数值相对时间偏量表示。所述相对时间偏量采用公式PH(k)＝TP(k)/Tm计算，其中，k为对应的合成数据时钟序列的时钟脉冲序号，TP(k)为第k个合成数据时钟脉冲与理想数据时钟脉冲的时间偏量大小，Tm为主时钟周期，PH(k)为TP(k)对应的相对时间偏量。如果希望相对时间偏量达到1/M的精度，可以采用如下公式计算PH(k)＝/M其中，[]表示取整。M的数值可取2N，N为时间偏量总线宽度，即用于表示时间偏量的二进制数的位数。这样可以充分利用总线表示的数值范围。也可以取其它大于2的整数值，只要能满足精度要求。为使本专利技术的目的、技术方案及优点更加清楚明白，以下参照附图并举较佳实施例，对本专利技术进一步详细说明。数字信号处理提供主时钟频率为Fm，周期Tm＝1/Fm。要求合成数据时钟频率为Fs(应低于Fm的一半)，合成数据时钟的可调步长为Fstep本专利技术提供的数字信号处理本文档来自技高网...

【技术保护点】
一种数字信号处理方法，其特征在于，利用主时钟序列合成数据时钟序列，并获取所述数据时钟序列与理想数据时钟序列之间的时间偏量，通过所述数据时钟序列触发过渡值内插处理；所述的过渡值内插处理具体为：根据所述时间偏量和数字信号的信号值计算过渡值，将所述过渡值插入数字信号序列中。

【技术特征摘要】

【专利技术属性】
技术研发人员：贾学卿，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]