集成电路制造技术

本公开提供一种集成电路。上述集成电路包括一高速缓冲存储器与一地址译码器。上述高速缓冲存储器划分成多群。上述地址译码器根据一存取地址而提供一实体地址。当上述存取地址是对应于上述高速缓冲存储器的上述多群的一特定群时，上述地址译码器改变上述存取地址，以提供上述实体地址，以及当上述存取地址是对应于上述高速缓冲存储器中上述特定群之外的上述群的一者时，上述地址译码器指派上述存取地址为上述实体地址。本公开提供的集成电路可以延长存储单元的使用期限。

【技术实现步骤摘要】
集成电路
本专利技术实施例涉及集成电路
，具体而言，涉及一种集成电路的高速缓冲存储器。
技术介绍
高速缓冲存储器通常被用于缩短主存储器的存取时间，从而提高处理器的处理性能。由于存储器存取的局部性，高速缓冲是有效的。有两种类型的局部性。首先是空间局部性，其中彼此相邻的数据和码容易被同时存取。另一者为时间局部性，其中通常存取的数据和码可以被高速缓冲在较小的存储器中，以供进一步存取。芯片上高速缓冲存储器的广泛使用对于维持处理器的存储器频宽的需求和减少存储器存取的平均延迟(latency)已成为必要的。半导体技术的进步和特征尺寸的连续缩小为单芯片上的额外功能创造了额外的空间。使用这些额外空间的最普通方式是将具有高容量的高速缓冲存储器(或者高速缓冲的阶层(hierarchy))整合在内，使得处理器能执行更好。
技术实现思路
本专利技术实施例提供一种集成电路。上述集成电路包括一高速缓冲存储器与一地址译码器。上述高速缓冲存储器划分成多个群。上述地址译码器根据一存取地址而提供一实体地址。当上述存取地址是对应于上述高速缓冲存储器的上述多群的一特定群时，上述地址译码器改变上述存取地址，以提供上述实体地址，以及当上述存取地址是对应于上述高速缓冲存储器中上述特定群之外的上述群的一者时，上述地址译码器指派上述存取地址为上述实体地址。附图说明图1是显示根据本专利技术一些实施例所述的集成电路；图2是显示根据本专利技术一些实施例所述的高速缓冲存储器；图3是显示根据本专利技术一些实施例所述的高速缓冲存储器；图4是显示根据本专利技术一些实施例所述的高速缓冲存储器(例如图1之高速缓冲存储器)的映射方法；图5是显示根据本专利技术一些实施例所述的高速缓冲存储器的地址译码器；图6A是显示当对图5中非指派群进行存取时集合地址与行线信号之间的关系示范表；图6B是显示当存取图5中特定群(所指派的群)时集合地址与行线信号之间的关系示范表；图7是显示根据本专利技术一些实施例所述的高速缓冲存储器的地址译码器；图8A是显示当对图7中所指派的群进行存取且移位值为“0001”时集合地址与行线信号之间的关系示范表；图8B是显示当对图7中所指派的群进行存取且移位值为“0010”时集合地址与行线信号之间的关系示范表；图8C是显示当对图7中所指派的群进行存取且移位值为“0100”时集合地址与行线信号之间的关系示范表；以及图8D是显示当对图7中所指派的群进行存取且移位值为“1000”时集合地址与行线信号之间的关系示范表。附图标记说明：100～集成电路；110～处理器；120、200、300～高速缓冲存储器；130、500、700～地址译码器；140～存储器；210～标签目录；220～数据阵列；510、710～控制器；520～NAND阵列；525_0-525_15、725_0-725_15～NAND逻辑门530～计数器；540～加法器；550～多工器；730～移位暂存器740_0-740_3～XOR逻辑门ADDR～存取地址；ADDR_map～映射地址；ADDR_phy～实体地址；ADDR_set～集合地址；G_0-G_(k-1)～群；Int～数值row_0-row_(n-1)～行；row～行线信号Scond、Sctrl1、Sctrl2、Sctrl3～控制信号；set_0-set_1023～集合；SR～移位值；S410-S450～操作；way_0-way_(m-1)～通道具体实施方式为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合说明书附图，作详细说明如下：以下公开内容提供了许多用于实现在此所提供的标的不同部件的不同实施例或范例。以下描述组件和排列的具体范例以简化本专利技术的实施例。当然，这些仅仅是范例，而不在于限制本专利技术的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术的实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。下文描述实施例的各种变化。通过各种视图与所示出的的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。随着半导体制程技术的进步，越来越多的高速缓冲存储器可实施在具有处理器(例如中央处理单元(CPU)、图形处理单元(GPU)或应用处理单元(APU))的芯片上，以减少存储器延迟(latency)与频宽压力。高速缓冲存储器是使用集合相关(set-associative)结构，其中在使用期限中集合地址映射是固定的。再者，高速缓冲存储器的某个集合可能是热门的。也就是说，这些集合会经常被使用，而会对高速缓冲存储器中一些存储单元造成不均匀磨损，因而减少高速缓冲存储器的使用期限。高速缓冲存储器是快速且昂贵的。传统上，高速缓冲存储器是以“层级(level)”来分类，而层级是描述高速缓冲存储器对处理器的接近性和可存取性。层级1(L1)高速缓冲存储器的速度相当快，但尺寸相对较小，且L1高速缓冲存储器可以嵌入在处理器(例如CPU、GPU、APU等)内。层级2(L2)高速缓冲存储器具有比L1高速缓冲存储器更大的容量。L2高速缓冲存储器可位于处理器、单独芯片或是具有将L2高速缓冲存储器互连到处理器的高速替代系统总线的协处理器(coprocessor)内。层级3(L3)高速缓冲存储器是用于提高L1高速缓冲存储器和/或L2高速缓冲存储器的效能的专门存储器。L3高速缓冲存储器的速度明显慢于L1或L2高速缓冲存储器，但通常比DRAM快。高速缓冲存储器的配置持续发展，而高速缓冲存储器传统上操作在三种不同的配置：直接映射(mapping)、完全相关(fully-associative)映射和集合相关(set-associative)映射。对直接映射而言，每一区域会被确切地映射到高速缓冲存储器的一个位置。概念上，高速缓冲存储器的每一行(row)会被划分为三列(columns)：包括所提取和储存的实际数据的数据区域或是高速缓冲线(cacheline)、包括所提取的数据的全部或部分地址的标签(tag)、以及用以表示在行(row)直接映射的数据的有效位的存在的旗标位(flagbit)。对完全相关映射而言，其结构相似于直接映射。再者，其允许将区域映射到任何高速缓冲位置上，而非映射到预先指定的高速缓冲位置(如直接映射的情况)。对集合相关映射而言，其可以是直接映射和完全关联映射之间的折衷，且每一区域会被映射到一个集合的高速缓冲位置。有时候，其被称为N通道(N-way)集合相关映射，用以提供用于将主存储器中的位置高速缓冲至L1高速缓冲存储器中任何“N”个位置中。高速缓冲存储器被划分为多个集合，其中每一集合包括多条高速缓冲线，即N通道。此外，每一存储器地址会被指派给一集合，且可以被高速缓冲在该集合中所述位置中的任何一者。因此，在高速缓冲存储器中所给定的存储器位置可能会有“N”个可能的地方。标签RAM地址译码器用于识别来自主存储器的哪本文档来自技高网...

【技术保护点】
一种集成电路，包括：一高速缓冲存储器，划分成多群；以及一地址译码器，根据一存取地址而提供一实体地址，其中当上述存取地址是对应于上述高速缓冲存储器的上述多群的一特定群时，上述地址译码器改变上述存取地址，以提供上述实体地址，以及当上述存取地址是对应于上述高速缓冲存储器中上述特定群之外的上述群的一者时，上述地址译码器指派上述存取地址为上述实体地址。

【技术特征摘要】
2016.11.28 US 62/427,069;2016.12.06 US 15/370,1131.一种集成电路，包括：一高速缓冲存储器，划分成多群；以及一地址译码器，根据...

【专利技术属性】
技术研发人员：吕士濂，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71