半导体器件及其制作方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；在所述半导体衬底上形成包围栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；在所述第一层间介电层中对应漏极底部接触的位置形成漏极顶部接触。该制作方法可以在NOR存储器有源区接触制作中，减少控制栅硬掩膜损失，并增大顶部接触刻蚀的工艺窗口，以及顶部接触与控制栅脆弱点的距离，并改善顶部接触和顶部接触之间的接触电阻。该半导体器件和电子装置具有类似的优点。

【技术实现步骤摘要】
半导体器件及其制作方法、电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制作方法、电子装置。
技术介绍
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flashmemory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非易失性(non-volatility)、耐久性(durability)以及快速的存取时间而在移动装置中被广泛地使用。对于NOR型快闪存储器，随着关键尺寸的不断缩小，存储区的深宽比越来越大，因此存储区接触孔的制作难度越来越大，为此如图1A和图1B所示，将存储区接触孔分为两部分：底部接触孔(CCT)和顶部接触孔(CT)，其中底部接触孔形成在初始层间介电层(ILD0，一般为氧化物)中，顶部接触孔形成在第一层间介电层(ILD1，一般为氧化物)中。然而由于在蚀刻第一层间介电层时，蚀刻停止层一般使用氮化硅，这与控制栅的硬掩膜层一样，因此在进行顶部接触孔蚀刻时，很容易损伤控制栅的硬掩膜层，造成控制栅硬掩膜层肩部区域损失。而为了避免这种情况，一种方法是在第一层间介电层和初始层间介电层之间增加一层氧化层(其也可视为第一层间介电层的一部分)，这样在进行顶部接触孔刻蚀时，可以避免硬掩膜层肩部区域损失。然而这种方法中，顶部接触位于氧化层中的部分，即顶部接触的底部区域位线方向呈上宽下窄的锥形剖面(如图1A所示)，在有源区方向上顶部接触的底面比底部接触的顶面大(如图1B所示)，这样使得顶部接触和底部接触的接触电阻增大，并且为了不损伤控制栅的硬掩膜层，顶部接触工艺窗口较小。因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提出一种半导体器件的制作方法，可以在NOR存储器有源区接触制作中，减少控制栅硬掩膜损失，并增大顶部接触刻蚀的工艺窗口，以及顶部接触与控制栅脆弱点的距离，并改善顶部接触和顶部接触之间的接触电阻。本专利技术一方面提供一种半导体器件的制作方法，其包括：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；在所述半导体衬底上形成包围所述栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；在所述第一层间介电层中对应所述漏极底部接触的位置形成漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。优选地，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。优选地，在所述初始层间介电层中形成漏极底部接触和源极底部接触的步骤包括：在所述初始层间介电层中形成漏极底部接触孔和源极底部接触孔；形成填充所述漏极底部接触孔和源极底部接触孔，并覆盖所述栅极叠层的导电材料层；以所述初始层间介电层为停止层，对所述导电材料层进行平坦化；对所述导电材料层进行刻蚀，以形成所述漏极底部接触和源极底部接触，其中，所述漏极底部接触的高度与所述初始层间介电层齐平，且高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。优选地，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上，垂直部分位于所述漏极底部接触孔中。优选地，所述第一层间介电层包括氮化物蚀刻停止层和氧化物介质层，所述氮化物蚀刻停止层比氧化物介质层更靠近所述初始层间介电层。优选地，在所述第一层间介电层中形成漏极顶部接触的步骤包括：以所述漏极底部接触孔中的导电材料为停止层，对所述第一层间层间介电层进行刻蚀，形成漏极顶部接触孔；在所述漏极顶部接触孔中填充导电材料形成漏极顶部接触。优选地，所述漏极底部接触具有垂直剖面。本专利技术提出的半导体器件的制作方法，一方面，通过将初始层间介电层和漏极底部接触设计为向上延伸超出栅极叠层，这样在制作漏极顶部接触时，可以停止在漏极底部接触上，从而避免损伤控制栅硬掩膜层；另一方面，由于无需在初始层间介质层和第一层间介电层之间增设一层氧化层，从而避免了漏极顶部接触底部形成锥形剖面，并且由于漏极底部接触呈T型状，其上表面具有较大接触面积，这样漏极顶部接触可以具有较大的工艺窗口，且漏极顶部接触和漏极底部接触接触电阻减小。本专利技术另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成有栅极叠层，以及包围所述栅极叠层的初始层间介电层，在所述初始层间介电层中形成有漏极底部接触和源极底部接触，在所述初始层间介电层、漏极底部接触和源极底部接触上形成有第一层间介电层，在所述第一层间介电层中对应所述漏极底部接触的位置形成有漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。示例性地，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。示例性地，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上。本专利技术提出的半导体器件具有改善的工艺窗口和减少的控制栅硬掩膜损失，并且顶部接触和控制栅脆弱点具有增大，因此良率提高。此外，顶部接触和底部接触的接触电阻降低，因而器件性能提高。本专利技术再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。本专利技术提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A和图1B示出了目前的NOR器件底部接触和顶部接触位线方向和有源区方向的剖面示意图图2A示出了根据本专利技术一实施方式的半导体器件的制作方法的步骤流程图；图2B示出了根据本专利技术一实施方式的半导体器件的示意性布图；图2C示出了根据本专利技术一实施方式的半导体器件的另一示意性布图；图3A～图9A示出了根据本专利技术一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图；图3B～图9B示出了根据本专利技术一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图；图3C～图9C示出了根据本专利技术一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的位线方向的剖面示意图；图10示出了根据本专利技术一实施方式的电子装置的示意图。具体实施方式在下文的描述中，给本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；在所述半导体衬底上形成包围所述栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；在所述第一层间介电层中对应所述漏极底部接触的位置形成漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；在所述半导体衬底上形成包围所述栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；在所述第一层间介电层中对应所述漏极底部接触的位置形成漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。3.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，在所述初始层间介电层中形成漏极底部接触和源极底部接触的步骤包括：在所述初始层间介电层中形成漏极底部接触孔和源极底部接触孔；形成填充所述漏极底部接触孔和源极底部接触孔，并覆盖所述栅极叠层的导电材料层；以所述初始层间介电层为停止层，对所述导电材料层进行平坦化；对所述导电材料层进行刻蚀，以形成所述漏极底部接触和源极底部接触。4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上。5.根据权利要求1所述的半导体器件的制作方法，其特征在于，...

【专利技术属性】
技术研发人员：常荣耀，宋洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31