一种Pipeline SAR-ADC电路结构制造技术

本发明专利技术公开了一种Pipeline SAR‑ADC电路结构，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及两个寄存器模块，其中，前级采样比较电路包括第一比较器、第一开关、第二开关、m条前级正端比较支路及m条前级负端比较支路。后级采样比较电路包括第二比较器、第三开关、第四开关、n条后级正端比较支路及n条后级负端比较支路。第一比较器的输出端连接数字逻辑控制模块的前m位输入接口，第二比较器的输出端连接数字逻辑控制模块的后n位输入接口。一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接。本发明专利技术使用元器件少，便于实现，能提升输出速率和分辨率。

【技术实现步骤摘要】
一种PipelineSAR-ADC电路结构
本专利技术涉及集成电路
，具体是一种PipelineSAR-ADC电路结构。
技术介绍
模数转换器(ADC)作为将模拟信号转换成数字信号的关键器件，在航空航天与防务、汽车应用、软件无线电、消费电子、视频监控与图像采集、雷达通信等领域发挥着至关重要的作用。随着现代技术的不断发展，这些领域对速度和分辨率的要求不断提升，对模数转换器的要求也越来越高。传统的模数转换器常常采用Pipeline-ADC和SAR-ADC两种结构，其中，Pipeline-ADC结构应用时存在以下缺点：第一、Pipeline-ADC受电容失配的影响较大，这导致Pipeline-ADC分辨率受到很大的限制；第二，Pipeline-ADC需要配备误差修正模块，这会增加ADC的功耗和面积，限制其在工业控制等领域的应用。SAR-ADC结构应用时存在以下缺点：因SAR-ADC采用逐渐逼近式的电压比较方法，导致其无法运用在高速的环境中，即SAR-ADC的采样速率低。
技术实现思路
本专利技术的目的在于解决传统模数转换器存在分辨率低和采样速率低的问题，提供了一种PipelineSAR-ADC电路结构，其具有Pipeline和SAR-ADC结构结合的优点，能提升输出速率和分辨率。本专利技术解决上述问题主要通过以下技术方案实现：一种PipelineSAR-ADC电路结构，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，所述前级采样比较电路包括第一比较器、第一开关、第二开关、m条前级正端比较支路及m条前级负端比较支路，所述第一开关一端用于输入差分电压，其另一端与第一比较器同相输入端连接；所述第二开关一端用于输入差分电压，其另一端与第一比较器反相输入端连接；所述后级采样比较电路包括第二比较器、第三开关、第四开关、n条后级正端比较支路及n条后级负端比较支路，所述第三开关一端连接于第一比较器同相输入端与第一开关之间的线路上，用于输入差分式残差电压，其另一端与第二比较器同相输入端连接；所述第四开关一端连接于第一比较器反相输入端与第二开关之间的线路上，用于输入差分式残差电压，其另一端与第二比较器反相输入端连接；所述第一比较器的输出端连接数字逻辑控制模块的前m位输入接口，所述第二比较器的输出端连接数字逻辑控制模块的后n位输入接口；所述寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接；其中，m和n均为大于或等于1的正整数；所述前级正端比较支路、前级负端比较支路、后级正端比较支路及后级负端比较支路均包括一个电容及与该电容同一端连接的三个开关，三个所述的开关相对连接电容端的另一端分别用于输入高参考电压、低参考电压、高低参考电压的共模电压；m条所述的前级正端比较支路中电容相对连接开关端的另一端连接于第一比较器同相输入端，m条所述的前级负端比较支路中电容相对连接开关端的另一端连接于第一比较器反相输入端，n条所述的后级正端比较支路中电容相对连接开关端的另一端连接于第二比较器同相输入端，n条所述的后级负端比较支路中电容相对连接开关端的另一端连接于第二比较器反相输入端。进一步的，所述后级采样比较电路还包括电压放大电路，所述电压放大电路设有两个输入端和两个输出端，其一个输入端连接于第一比较器同相输入端与第一开关之间的线路上，另一个输入端连接于第一比较器反相输入端与第二开关之间的线路上；所述第三开关和第四开关两者相对连接第二比较器端的另一端与电压放大电路的两个输出端一一对应连接。如此，本专利技术的第三开关具体通过连接在电压放大电路输出端上与第一比较器同相输入端和第一开关之间的线路连接，第四开关具体通过连接在电压放大电路输出端上与第一比较器反相输入端和第二开关之间的线路连接。本专利技术应用时，后级采样比较电路接收的差分式残差电压经电压放大电路放大后输出差分式电压。综上所述，本专利技术具有以下有益效果：(1)本专利技术整体结构简单，使用元器件少，便于实现，成本低，本专利技术采用SAR-ADC电路结构和Pipeline运作方式相结合，可有效的提高ADC的输出速率。(2)本专利技术采用全差分式的结构，能降低噪声和电容失配对电路的干扰。(3)本专利技术应用时进行逐步量程划分，能把全量程从最大的m位到最小的n位进行划分，每级都进行SAR-ADC的转换，然后组成Pipeline(流水线)形式重组输出，使得最终输出的分辨率大大的提升。附图说明此处所说明的附图用来提供对本专利技术实施例的进一步理解，构成本申请的一部分，并不构成对本专利技术实施例的限定。在附图中：图1为本专利技术一个具体实施例的电路原理图；图2为本专利技术一个具体实施例的整体电压仿真结果示意图；图3为本专利技术一个具体实施例的局部电压仿真结果示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本专利技术作进一步的详细说明，本专利技术的示意性实施方式及其说明仅用于解释本专利技术，并不作为对本专利技术的限定。实施例：如图1所示，一种PipelineSAR-ADC电路结构，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，前级采样比较电路包括第一比较器CMP1、第一开关S1、第二开关S2、m条前级正端比较支路及m条前级负端比较支路，其中，m为大于或等于1的正整数。第一开关S1一端用于输入差分电压Vip，其另一端与第一比较器CMP1同相输入端连接。第二开关S2一端用于输入差分电压Vin，其另一端与第一比较器CMP1反相输入端连接。本实施例的后级采样比较电路包括第二比较器CMP2、电压放大电路、第三开关S3、第四开关S4、n条后级正端比较支路及n条后级负端比较支路，其中，n为大于或等于1的正整数。电压放大电路设有两个输入端和两个输出端，其一个输入端连接于第一比较器CMP1同相输入端与第一开关S1之间的线路上，用于输入差分式残差电压Vp1，另一个输入端连接于第一比较器CMP1反相输入端与第二开关S2之间的线路上，用于输入差分式残差电压Vn1。电压放大电路将差分式残差电压放大后，由其两个输出端分别输出差分式电压Vp2、Vn2。本实施例的第三开关S3一端与电压放大电路的一个输出端连接，用于输入差分式电压Vp2，其另一端与第二比较器CMP2同相输入端连接。本实施例的第四开关S4一端与电压放大电路的一个输出端连接，用于输入差分式电压Vn2，其另一端与第二比较器CMP2反相输入端连接。本实施例的第一比较器CMP1的输出端连接数字逻辑控制模块的前m位输入接口，第二比较器CMP2的输出端连接数字逻辑控制模块的后n位输入接口。本实施例中寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接。本实施例的前级正端比较支路、前级负端比较支路、后级正端比较支路及后级负端比较支路均包括一个电容及与该电容同一端连接的三个开关，每条支路中三个开关相对连接电容端的另一端分别用于输入高参考电压Vrp、低参考电压Vrn、高低参考电压的共模电压Vcm。本实施例中m条前级正端比较支路中电容相对连接开关端的另一端连接于第一比较器C本文档来自技高网...

【技术保护点】
一种Pipeline SAR‑ADC电路结构，其特征在于，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，所述前级采样比较电路包括第一比较器(CMP1)、第一开关(S1)、第二开关(S2)、m条前级正端比较支路及m条前级负端比较支路，所述第一开关(S1)一端用于输入差分电压，其另一端与第一比较器(CMP1)同相输入端连接；所述第二开关(S2)一端用于输入差分电压，其另一端与第一比较器(CMP1)反相输入端连接；所述后级采样比较电路包括第二比较器(CMP2)、第三开关(S3)、第四开关(S4)、n条后级正端比较支路及n条后级负端比较支路，所述第三开关(S3)一端连接于第一比较器(CMP1)同相输入端与第一开关(S1)之间的线路上，用于输入差分式残差电压，其另一端与第二比较器(CMP2)同相输入端连接；所述第四开关(S4)一端连接于第一比较器(CMP1)反相输入端与第二开关(S2)之间的线路上，用于输入差分式残差电压，其另一端与第二比较器(CMP2)反相输入端连接；所述第一比较器(CMP1)的输出端连接数字逻辑控制模块的前m位输入接口，所述第二比较器(CMP2)的输出端连接数字逻辑控制模块的后n位输入接口；所述寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个寄存器模块的输入接口与数字逻辑控制模块的后n位数字接口连接；其中，m和n均为大于或等于1的正整数；所述前级正端比较支路、前级负端比较支路、后级正端比较支路及后级负端比较支路均包括一个电容及与该电容同一端连接的三个开关，三个所述的开关相对连接电容端的另一端分别用于输入高参考电压、低参考电压、高低参考电压的共模电压；m条所述的前级正端比较支路中电容相对连接开关端的另一端连接于第一比较器(CMP1)同相输入端，m条所述的前级负端比较支路中电容相对连接开关端的另一端连接于第一比较器(CMP1)反相输入端，n条所述的后级正端比较支路中电容相对连接开关端的另一端连接于第二比较器(CMP2)同相输入端，n条所述的后级负端比较支路中电容相对连接开关端的另一端连接于第二比较器(CMP2)反相输入端。...

【技术特征摘要】
1.一种PipelineSAR-ADC电路结构，其特征在于，包括前级采样比较电路、后级采样比较电路、数字逻辑控制模块及寄存器模块，所述前级采样比较电路包括第一比较器(CMP1)、第一开关(S1)、第二开关(S2)、m条前级正端比较支路及m条前级负端比较支路，所述第一开关(S1)一端用于输入差分电压，其另一端与第一比较器(CMP1)同相输入端连接；所述第二开关(S2)一端用于输入差分电压，其另一端与第一比较器(CMP1)反相输入端连接；所述后级采样比较电路包括第二比较器(CMP2)、第三开关(S3)、第四开关(S4)、n条后级正端比较支路及n条后级负端比较支路，所述第三开关(S3)一端连接于第一比较器(CMP1)同相输入端与第一开关(S1)之间的线路上，用于输入差分式残差电压，其另一端与第二比较器(CMP2)同相输入端连接；所述第四开关(S4)一端连接于第一比较器(CMP1)反相输入端与第二开关(S2)之间的线路上，用于输入差分式残差电压，其另一端与第二比较器(CMP2)反相输入端连接；所述第一比较器(CMP1)的输出端连接数字逻辑控制模块的前m位输入接口，所述第二比较器(CMP2)的输出端连接数字逻辑控制模块的后n位输入接口；所述寄存器模块的数量为两个，一个寄存器模块的输入接口与数字逻辑控制模块的前m位数字接口连接，另一个...

【专利技术属性】
技术研发人员：李荣宽，周骏，沈泓翔，
申请(专利权)人：四川知微传感技术有限公司，
类型：发明
国别省市：四川,51