Pretreatment of timing control circuit of the invention provides a suitable for high-speed analog-to-digital converter, including logic unit, the control logic unit, sampling logic unit, a programmable delay unit, which is characterized in that the logic unit receives the output signal and compare comparison output signal is valid; a control logic unit receives the logic unit control logic set; sampling logic unit receives the sampling clock signal to control the delay time of a programmable delay unit; programmable delay unit receives the control signal and the sampling judgment logic unit issued the judgment results of logic unit signal and static control signal output clock. The pre-processing timing control circuit of the invention can automatically extend the high position time, that is, the setting time of setting voltage, the accuracy of setting voltage, and the linearity of analog-to-digital converter.
【技术实现步骤摘要】
一种适用于高速模数转换器的预处理时序控制电路
本专利技术属于集成电路设计领域,尤其涉及一种适用于高速模数转换器的预处理时序控制电路。
技术介绍
近年来,高速无线设备的发展成为驱动集成电路技术进步的重要推动力。典型的无线接收系统包括天线、混频器、模拟滤波器、模数转换器,数字滤波器以及降采样模块等等。其中模数转换器是连接模拟和数字系统的桥梁,它的性能直接影响了整体系统的线性度、功耗、带宽等关键技术指标。相较于其他模数转换器的架构,逐次逼近型模数转换器不需要线性增益模块,更适合深亚微米工艺的演进路线,目前成为业界的研究热点。高速的逐次逼近型模数转换器通常采用异步时序逻辑,通过判断比较器的输出结果,自动置位对应的开关电容,进行下一位结果的比较。但在置位过程中,高位的开关电容可能会由于建立时间不足,而得到错误的比较结果,降低模数转换器的精度。目前高速模数转换器的转换速率通常在100MHz以上,精度为8-14bit。以一个12bit、100MHz的模数转换器为例,通常采样时间至少为转换周期的20%,那么每位的比较时间只有0.667ns,如果采样冗余结构,或校准算法,还将存在冗余的比较周期,这一比较时间还将进一步缩短。因此需要将比较周期设计的尽量短,采样保证12bit输出。但由于高位具有较大的电容值,RC时间常数较大,过短的比较时间会导致高位信号建立不完整,大大降低模数转换器的精度。
技术实现思路
为了解决现有技术中存在的不足,本专利技术提出了一种新型的时序控制电路,延长高位的置位比较时间,从而保证模拟电压可以建立到更精确的电压值,得到正确的比较结果。本专利技术提供了一种适 ...
【技术保护点】
一种适用于高速模数转换器的预处理时序控制电路,包括判断逻辑单元、置位控制逻辑单元、采样判断逻辑单元、可编程延迟单元,其特征在于,所述判断逻辑单元,其接收比较输出信号,并判断比较输出信号是否有效;所述置位控制逻辑单元,其接受所述判断逻辑单元控制进行逻辑置位;所述采样判断逻辑单元,其接收采样时钟信号,控制所述可编程延迟单元的延迟时间;所述可编程延迟单元,其接收采样判断逻辑单元发出的控制信号、所述判断逻辑单元的判断结果信号和静态控制信号,输出比较时钟。
【技术特征摘要】
1.一种适用于高速模数转换器的预处理时序控制电路,包括判断逻辑单元、置位控制逻辑单元、采样判断逻辑单元、可编程延迟单元,其特征在于,所述判断逻辑单元,其接收比较输出信号,并判断比较输出信号是否有效;所述置位控制逻辑单元,其接受所述判断逻辑单元控制进行逻辑置位;所述采样判断逻辑单元,其接收采样时钟信号,控制所述可编程延迟单元的延迟时间;所述可编程延迟单元,其接收采样判断逻辑单元发出的控制信号、所述判断逻辑单元的判断结果信号和静态控制信号,输出比较时钟。2.根据权利要求1所述的适用于高速模数转换器的预处理时序控制电路,其特征在于,所述判断逻辑单元,其根据对比较输出信号的有效性判断结果,控制置...
【专利技术属性】
技术研发人员:赵喆,李雷,刘建,李长猛,刘寅,
申请(专利权)人:北京华大九天软件有限公司,
类型:发明
国别省市:北京,11
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