一种可变延时异步时序控制电路及控制方法技术

一种可变延时异步时序控制电路及控制方法，控制电路的VINP差分信号输入端与VINN差分信号输入端分别通过采样开关k1与采样开关k2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位DAC二进制电容阵列的上极板，VXN采样保持电路连接负N位DAC二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接比较器；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；比较器的输出端连接SAR逻辑控制单元；本发明专利技术通过在比较相和电容切换相采用不同的延时电路，减少比较器完成比较后不必要的等待时间。

A variable delay asynchronous sequential control circuit and control method

\u4e00\u79cd\u53ef\u53d8\u5ef6\u65f6\u5f02\u6b65\u65f6\u5e8f\u63a7\u5236\u7535\u8def\u53ca\u63a7\u5236\u65b9\u6cd5\uff0c\u63a7\u5236\u7535\u8def\u7684VINP\u5dee\u5206\u4fe1\u53f7\u8f93\u5165\u7aef\u4e0eVINN\u5dee\u5206\u4fe1\u53f7\u8f93\u5165\u7aef\u5206\u522b\u901a\u8fc7\u91c7\u6837\u5f00\u5173k1\u4e0e\u91c7\u6837\u5f00\u5173k2\u8fde\u63a5VXP\u91c7\u6837\u4fdd\u6301\u7535\u8def\u4e0eVXN\u91c7\u6837\u4fdd\u6301\u7535\u8def\uff0cVXP\u91c7\u6837\u4fdd\u6301\u7535\u8def\u8fde\u63a5\u6b63N\u4f4dDAC\u4e8c\u8fdb\u5236\u7535\u5bb9\u9635\u5217\u7684\u4e0a\u6781\u677f\uff0cVXN\u91c7\u6837\u4fdd\u6301\u7535\u8def\u8fde\u63a5\u8d1fN\u4f4dDAC\u4e8c\u8fdb\u5236\u7535\u5bb9\u9635\u5217\u7684\u4e0a\u6781\u677f\uff1bVXP\u91c7\u6837\u4fdd\u6301\u7535\u8def\u4e0eVXN\u91c7\u6837\u4fdd\u6301\u7535\u8def\u8fde\u63a5\u6bd4\u8f83\u5668\uff1b\u6b63N\u4f4dDAC\u4e8c\u8fdb\u5236\u7535\u5bb9\u9635\u5217\u7684\u4e0b\u6781\u677f\u8fde\u63a5Cp\u9635\u5217\u5f00\u5173\u63a7\u5236\u5355\u5143\uff0c\u8d1fN\u4f4dDAC\u4e8c\u8fdb\u5236\u7535\u5bb9\u9635\u5217\u7684\u4e0b\u6781\u677f\u8fde\u63a5Cn\u9635\u5217\u5f00\u5173\u63a7\u5236\u5355\u5143\uff1b\u6bd4\u8f83\u5668\u7684\u8f93\u51fa\u7aef\u8fde\u63a5SAR\u903b\u8f91\u63a7\u5236\u5355\u5143\uff1b\u672c\u53d1\u660e\u901a\u8fc7\u5728\u6bd4\u8f83\u76f8\u548c\u7535\u5bb9\u5207\u6362\u76f8\u91c7\u7528\u4e0d\u540c\u7684\u5ef6\u65f6\u7535\u8def\uff0c\u51cf\u5c11\u6bd4\u8f83\u5668\u5b8c\u6210\u6bd4\u8f83\u540e\u4e0d The necessary waiting time.

【技术实现步骤摘要】
一种可变延时异步时序控制电路及控制方法
本专利技术涉及集成电路领域，具体涉及一种可变延时异步时序控制电路及控制方法。
技术介绍
模数转换电路主要应用在无线通讯、软件无线电和毫米波成像系统中。在多种模数转换电路结构中，逐次逼近型存在低功耗的优势，优化控制时序能够有效提高逐次逼近型模数转换电路的采样速率，且不会增加额外的功耗以及电路设计的复杂度。逐次逼近型模数转换电路的控制时序主要有同步时序电路和异步时序电路两种，同步时序的周期由最长的比较器时间加最大的电容建立时间确定，这将限制ADC的采样速率。另外在当前高速SARADC的设计中，若采用同步时序将要求吉赫兹的外部时钟，同时要求外部时钟的时钟抖动足够小，这将大大增加外部时钟的设计难度。异步时序电路能够有效解决同步时序电路存在的问题，异步时序在转换的过程中分为比较相和电容切换相，分别对应异步时序的高低电平，传统结构的异步时序中比较相和电容切换相的时间相同，如标准65nmCMOS工艺下，实际电路中比较器的比较时间为200ps左右，电容切换的时间为2ns左右，因此传统结构的异步时序中存在不必要的等待时间。由于高采样速率及高分辨率SARADC的内本文档来自技高网...

【技术保护点】
一种可变延时异步时序控制电路，其特征在于：包括VINP差分信号输入端与VINN差分信号输入端，VINP差分信号输入端与VINN差分信号输入端分别通过采样开关k1与采样开关k2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位DAC二进制电容阵列的上极板，VXN采样保持电路连接负N位DAC二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器(M1)；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；两级动态比较器(M1)的输出端连接SAR逻辑控制单元，两级动态比较器(M1)的正...

【技术特征摘要】
1.一种可变延时异步时序控制电路，其特征在于：包括VINP差分信号输入端与VINN差分信号输入端，VINP差分信号输入端与VINN差分信号输入端分别通过采样开关k1与采样开关k2连接VXP采样保持电路与VXN采样保持电路，VXP采样保持电路连接正N位DAC二进制电容阵列的上极板，VXN采样保持电路连接负N位DAC二进制电容阵列的上极板；VXP采样保持电路与VXN采样保持电路连接两级动态比较器(M1)；正N位DAC二进制电容阵列的下极板连接Cp阵列开关控制单元，负N位DAC二进制电容阵列的下极板连接Cn阵列开关控制单元；两级动态比较器(M1)的输出端连接SAR逻辑控制单元，两级动态比较器(M1)的正输出端COUTP与负输出端COUTN经过SAR逻辑控制单元中的与非门后产生信号Valid_s，再通过可变延时单元输出携带不同延时的Valid信号，可变延时单元分为比较相延时链和电容切换延时链，可变延时单元的输出接到移位寄存器阵列，生成电容切换控制时钟Clki以及比较器的比较时钟Clkc；Cp阵列开关控制单元与Cn阵列开关控制单元上均设有能够相互切换的高电平信号端(VREF)、低电平信号端(GND)及共模电压信号端(VCM)。2.根据权利要求1所述的可变延时异步时序控制电路，其特征在于：所述的可变延时单元由多个反相器级连构成，传递高电平的快通路上管子采用较大的宽长比，实现比较相的短延时，传递低电平的慢通路上管子采用较小的宽长比，实现电容切换相的长延时。3.根据权利要求1所述的可变延时异步时序控制电路，其特征在于：所述的Cp阵列开关控制单元包括N个CiP电容下极板电压切换单元，Cn阵列开关控制单元包括N个D触发器、延时链、或非门NORi2、非门NOTi及CiN电容下极板电压切换单元；SAR逻辑控制单元输出电容切换控制时钟Clki、两级动态比较器(M1)的正输出端COUTP以及采样信号Clks与D触发器相连，D触发器输出Q端与CiP电容下极板电压切换单元相连，CiP电容下极板电压切换单元输出与正N位DAC二进制采样电容阵列中的电容CiP下极板相连，D触发器非端输出端与CiN电容下极板电压切换单元相连，CiN电容下极板电压切换单元输出与负N位DAC二进制采样电容阵列中的电容CiN下极板相连；信号Clkib与延时链相连，延时链输出及采样信号Clks与或非门NORi2相连，或非门NORi2输出信号dClk...

【专利技术属性】
技术研发人员：张国和，朱海燕，王振，徐代果，陈光炳，刘旋，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：陕西,61