一种基于PD控制的延迟锁相环及其控制方法技术

本发明专利技术公开了一种基于PD控制的延迟锁相环及其控制方法，本发明专利技术的延迟锁相环包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；本发明专利技术利用引入的高速时钟和PD控制模块，来取代器件延时线和相位选择器。本发明专利技术能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。

【技术实现步骤摘要】
一种基于PD控制的延迟锁相环及其控制方法
本专利技术涉及锁相环
，具体涉及一种基于PD控制的延迟锁相环及其控制方法。
技术介绍
随着集成电路的发展，时钟质量越来越成为人们关注的重点。DLL(Delay-LockedLoop),即延迟锁相环，被广泛地用于芯片内部时钟的控制，例如时钟延时消除、倍频分频和时钟校正等方面。DLL通过调整延迟线上的延迟时间，使得DLL的输出时钟(Dllclk)和参考时钟(Refclk)的上升沿对齐，完成锁相的功能。图2是DLL的功能示意图。在没有DLL锁相的电路中，输出时钟(Actclk)的上升沿滞后参考时钟(Refclk)的上升沿actual_delay时间，此时，输出时钟(Actclk)的相位落后于参考时钟(Refclk)的相位；引入DLL后，输出时钟(Dllclk)的上升沿被延时added_delay时间，使得输出时钟(Dllclk)的上升沿与参考时钟(Refclk)的上升沿对齐，二者的相位差为零，实现锁相的目的。传统的DLL主要通过器件延时线和相位选择器来实现时钟上升沿对齐的功能。图3为传统DLL的结构框图。理想的延迟线由一系列固定延时时间的延时单元串联组成；相位选择器根据输出时钟(Dllclk)和参考时钟(Refclk)二者的相位误差，自动调节延时单元的个数，使得输出时钟(Dllclk)的上升沿被推迟到合适的时间，实现锁相的功能。传统DLL的实现方法存在一些缺点。首先，参考时钟(Refclk)的频率被延时线的长度所限制，这意味着参考时钟(Refclk)的频率不能很低，否则延时线的长度会变得很长；过长的延迟线会占用较大的面积，也会造成功耗的增加。并且，在FPGA实现过程中,是无法保证综合后的每个延时单元的延时时间是一致的，这会使得相位选择器要求的延时时间不可控,导致实际延迟时间可能超过要求的延时时间，系统就进入失锁状态。
技术实现思路
为了解决传统DLL存在的缺陷，本专利技术提供了一种基于PD控制的延迟锁相环。本专利技术利用引入的高速时钟和PD控制算法，来取代器件延时线和相位选择器。本专利技术能够很好地跟踪输入信号的频率，当输入信号的频率发生突变时，能够很快地进入锁相稳定状态。本专利技术通过下述技术方案实现：一种基于PD控制的延迟锁相环，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。优选的，本专利技术的PD控制模块用于确定可变模分频模块中分频系数更新值Nnew，其中，该分频系数更新值Nnew表示如下：Nnew＝Ncur+Kp(ERRcur)+Kd(ERRcur–ERRpre),其中，Kp为比例系数，Kd为微分系数，ERRcur为参考时钟Refclk和锁相输出时钟Dllclk当前周期的相位误差信息，ERRpre为存储的参考时钟Refclk和锁相输出时钟Dllclk前一个周期的相位误差信息，Ncur为可变模分频模块中分频系数的当前值。优选的，本专利技术的参考时钟上升沿检测模块用于确定参考时钟Refclk上升沿到来的时刻；所述锁相输出时钟上升沿检测模块用于确定锁相输出时钟Dllclk上升沿到来的时刻。优选的，本专利技术的误差计数模块根据参考时钟Refclk上升沿到来的时刻和锁相输出时钟Dllclk上升沿到来的时刻来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息。优选的，本专利技术的初始化模块用于确定可变模分频模块中分频系数的初始值Ninit。优选的，本专利技术的可变模分频模块根据分频系数对系统时钟Sysclk进行分频输出锁相输出时钟Dllclk。另一方面，本专利技术还提出了上述延迟锁相环的控制方法，该方法包括：步骤S1，延迟锁相环进行复位，进入工作状态；步骤S2，初始化模块计数了一个参考时钟Refclk周期时间后，输出计数值Ninit给可变模分频模块作为可变模分频模块的分频系数初始值，然后停止工作；步骤S3，可变模分频模块根据分频系数初始值Ninit输出锁相输出时钟Dllclk；步骤S4，参考时钟上述沿检测模块对参考时钟Refclk的上升沿进行检测，同时锁相输出时钟上升沿检测模块对锁相输出时钟Dllclk的上升沿进行检测；步骤S5，误差计数模块对参考时钟上升沿检测模块的输出和锁相输出时钟上升沿检测模块的输出进行处理，得到参考时钟和锁相输出时钟的相位误差信息并将其输出至PD控制模块；步骤S6，PD控制模块利用相位误差信息计算得到分频系数更新值并将其输出至可变模分频模块；步骤S7，可变模分频模块根据分频系数更新值生成对应的时钟波形即为锁相输出时钟Dllclk并将其反馈到锁相输出时钟上升沿检测模块的输入端，形成控制环路。本专利技术具有如下的优点和有益效果：1、本专利技术利用引入的高速时钟和PD控制算法，来取代器件延时线和相位选择器。高速时钟对参考时钟和输出时钟的相位差进行计数，然后通过PD控制算法来减小二者的相位差，使其处于可以接受的范围。2、本专利技术的参考时钟既可以工作在高频段，也可以工作在低频段；有效地解决了传统DLL在低频段出现的问题。3、本专利技术不需要延迟线，利用系统时钟作为延时依据，既能减小面积，也可以降低功耗。本专利技术的延时时间是根据稳定的系统时钟来计算和实现，这就避免了使用延时单元来实现延时，完全避开了延时单元延时时间不一致的问题。4、本专利技术的设计复杂度低，实现简单，易于在FPGA和ASIC上实现该设计。附图说明此处所说明的附图用来提供对本专利技术实施例的进一步理解，构成本申请的一部分，并不构成对本专利技术实施例的限定。在附图中：图1为本专利技术的DLL结构框图。图2为DLL功能示意图。图3为传统DLL结构框图。图4为本专利技术的DLL仿真结构示意图。具体实施方式在下文中，可在本专利技术的各种实施例中使用的术语“包括”或“可包括”指示所专利技术的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本专利技术的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可本文档来自技高网...

【技术保护点】
1.一种基于PD控制的延迟锁相环，其特征在于，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。/n

【技术特征摘要】
1.一种基于PD控制的延迟锁相环，其特征在于，包括锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始化模块；系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、PD控制模块、可变模分频模块和初始模块；参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端均与误差计数模块的输入端连接；误差计数模块的输出端与PD控制模块的输入端连接；PD控制模块的输出端和初始化模块的输出端均与可变模分频模块的输入端连接；可变模分频模块的输出端连接锁相输出时钟上升沿检测模块，且可变模分频模块的输出信号即为锁相输出时钟Dllclk。


2.根据权利要求1所述的一种基于PD控制的延迟锁相环，其特征在于，所述PD控制模块用于确定可变模分频模块中分频系数更新值Nnew，其中，该分频系数更新值Nnew表示如下：
Nnew＝Ncur+Kp(ERRcur)+Kd(ERRcur–ERRpre),
其中，Kp为比例系数，Kd为微分系数，ERRcur为参考时钟Refclk和锁相输出时钟Dllclk当前周期的相位误差信息，ERRpre为存储的参考时钟Refclk和锁相输出时钟Dllclk前一个周期的相位误差信息，Ncur为可变模分频模块中分频系数的当前值。


3.根据权利要求2所述的一种基于PD控制的延迟锁相环，其特征在于，所述参考时钟上升沿检测模块用于确定参考时钟Refclk上升沿到来的时刻；所述锁相输出时钟上升沿检测模块用于确定锁相输出时钟Dllclk上升沿到来的时刻。


4.根据权利要求3所述的一种基于PD...

【专利技术属性】
技术研发人员：李荣宽，吕瑞伟，袁媛，周骏，
申请(专利权)人：四川知微传感技术有限公司，
类型：发明
国别省市：四川;51