时钟数据恢复电路、处理芯片及电子设备制造技术

本申请提供了一种时钟数据恢复电路、处理芯片及电子设备。时钟数据恢复电路包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，其中第二时钟信号为经过延迟链延迟后的第一时钟信号；翻转电路用于检测到第一时钟信号经过延迟链延迟后得到的复位信号处于高电平时，将第一时钟信号置零。采用上述方案，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，能够适应多种速率的数字信号的恢复。

【技术实现步骤摘要】
时钟数据恢复电路、处理芯片及电子设备
本申请涉及信号处理
，特别涉及一种时钟数据恢复电路、处理芯片及电子设备。
技术介绍
移动产业处理器接口(MobileIndustryProcessorInterface，MIPI)联盟是为移动应用处理器制定的开放标准和一个规范，为有效提高带宽和降低功耗而服务。MIPI联盟自定义了D类物理层协议(简称D-PHY)、M类物理层协议(简称M-PHY)和C类物理层协议(简称C-PHY)三种电路规范。其中，在D-PHY中，发送侧设备通过一个时钟通道直接发出一个时钟信号给接收侧设备，以便于接收侧设备恢复出数据，而C-PHY使用三相信号技术通过在传输的数据中嵌入时钟的方式传输数据，和D-PHY相比，在相同码元率下，C-PHY可以传递2.28倍的数据，由此可见，C-PHY可在低功耗的前提下实现高数据吞吐量。现有的摄像头、显示屏、移动通讯、存储等在连接的物理层上，对数据线速率的要求越来越高，使用的数据线的数量越来越少，C-PHY的每一个Trio组线包括三根线，C-PHY作为连接的物理层时，具有速率高、线数少的优点。对于利用C-PHY型MIPI接口连接的两个设备，发送侧设备有高、中、低三种信号电压强度，接收侧设备计算三个信号的差值，并利用制定的编解码转换图来进行解码，同时恢复信号时钟。
技术实现思路
本申请实施例的目的在于提供一种时钟数据恢复电路、处理芯片及电子设备，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，从而能够适应多种速率的数字信号的恢复。本申请实施例提供了一种时钟数据恢复电路，包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；鉴沿器用于获取输入的一组数字信号的上升沿，得到一组脉冲信号；翻转电路用于在检测到一组脉冲信号中任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，其中第二时钟信号为经过延迟链延迟后的第一时钟信号；翻转电路用于检测到第一时钟信号经过延迟链延迟后得到的复位信号处于高电平时，将第一时钟信号置零；时钟延迟模块用于根据延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号，并将第三时钟信号输入到采集器，以供采集器根据第三时钟信号恢复一组数字信号。本申请实施例还提供了一种处理芯片，包括上述的时钟数据恢复电路。本申请实施例还提供了一种电子设备，包括上述的处理芯片。本申请实施例现对于现有技术而言，鉴沿器能够获取输入一组数字信号中各数字信号的上升沿，生成一组脉冲信号，翻转电路在接收到该组脉冲信号后，能够在检测到该组脉冲信号中的任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿，第一时钟信号经过延迟链延时后得到的第二时钟信号，延迟控制模块能够根据第一时钟信号的相位与第二时钟信号的相位，调整延迟链的延时时间，直至第一时钟信号的相位与第二时钟信号的相位一致，同时第一时钟信号经过延迟链延迟后得到的复位信号被输入到翻转电路，翻转电路在检测到复位信号处于高电平时，将第一时钟信号置零，经过上述过程得到第一时钟信号还被输入到时钟延迟模块，时钟延迟模块则可以根据延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号并输入到采集器，以供采集器根据第三时钟信号恢复数据信号，本实施例中，针对不同速率的数字信号，自适应的调整延迟链的延时时间，以得到与数字信号的速率匹配的时钟信号，从而能够适应多种速率的数字信号的恢复。例如，延迟链包括第一半延迟链与第二半延迟链，第一半延迟链的延迟时间与第二半延迟链的延迟时间相等；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整第一半延迟链的延迟时间与第二半延迟链的延迟时间；翻转电路用于检测到第一时钟信号经过延迟链中的第一半延迟链延迟后得到的复位信号处于高电平时，将第一时钟信号置零；时钟延迟模块用于根据第一半延迟链的延时时间或第二半延迟链的延迟时间对第一时钟信号进行延迟处理，得到第三时钟信号。本实施例中，将延迟链分为两个相同的半延迟链，便于从延迟链的半延迟位置输出复位信号，更加方便。例如，第一半延迟链与第二半延迟链的结构相同；每个半延迟链均包括N个延时单元，N为大于0的整数；延迟控制模块用于根据第一时钟信号的相位与第二时钟信号的相位，调整各半延迟链的N值。本实施例提供了第一半延迟链与第二半延迟链的具体结构以及每个半延迟链调整延时时间的具体方式。例如，第一半延迟链用于根据N的值，确定第M个延时单元至第N个延时单元作为抽头区间，并从抽头区间中选择一个延时单元作为抽头延迟接出点，并将抽头延迟接出点输出的信号作为复位信号，M为N减去预设值的差值。本实施例提供了生成复位信号的一种实现方式，可以在一定程度上减小线的传输延迟、工艺以及温度导致的延时，使的输出时钟信号更加准确。例如，第一半延迟链用于从N个延时单元中选择第N-1个延时单元作为抽头延迟接出点。例如，每个半延迟链还包括或非门电路；第一半延迟链用于通过包含的或非门电路接收第一时钟信号；第二半延迟链通过包含的或非门电路连接于第一半延迟链，第二半延迟链还用于在通过包含的或非门电路接收到关闭控制信号时被关闭。本实施例中第二半延迟链可以在通过或非门电路接收到关闭控制信号时被关闭，以减少功耗。例如，延迟控制模块包括相位比较器与检测器；相位比较器用于根据第一时钟信号的相位与第二时钟信号的相位，得到相位差值；检测器用于根据相位差值，生成用于调整延迟时间的延迟控制信号，并将延迟控制信号发送到延迟链。本实施例中，提供了延迟空中模块的一种具体结构。例如，相位比较器用于根据第一时钟信号的相位与从延迟链抽头输出的多个第二时钟信号的相位，得到多个相位差值；检测器用于根据多个相位差值的平均累积值，生成用于调整延迟时间的延迟控制信号，并将延迟控制信号发送到延迟链；检测器用于在多个相位差值的平均累积值小于预设阈值时，判定第一时钟信号与第二时钟信号的相位一致。本实施例中，相位比较能够计算得到多个相位差值，检测器则能够根据这个多个相位差值计算得到平均累积值，并根据该平均累计值生成用于调整延迟时间的延迟控制信号，能够得到更加准确的延迟控制信号。例如，检测器用于在平均累积值为正值时，生成用于增大延迟时间的延迟控制信号；检测器用于在平均累积值为负值时，生成用于减小延迟时间的延迟控制信号。例如，一组数字信号包括三个数字信号；鉴沿器包括分别与三个数字信号对应的三个鉴沿电路；每个鉴沿电路包括异或门电路与延迟模块；每个异或门电路的第一输入端用于接收对应的数字信号，每个异或门电路的第二输入端用于接收通过延迟模块延迟后的对应的数字信号，异或门电路用于通过输出端输出与接收的数字信号对应的一个脉冲信号。本实施例提供了鉴沿器的一种具体结构。例如，翻转电路包括第一异或门电路、第二异或门电路、与非门电路、第一PMOS管、第二PMOS管、NMOS本文档来自技高网...

【技术保护点】
1.一种时钟数据恢复电路，其特征在于，包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；/n所述鉴沿器用于获取输入的一组数字信号的上升沿，得到一组脉冲信号；/n所述翻转电路用于在检测到所述一组脉冲信号中任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿；/n所述延迟控制模块用于根据所述第一时钟信号的相位与第二时钟信号的相位，调整所述延迟链的延时时间，直至所述第一时钟信号的相位与第二时钟信号的相位一致，其中所述第二时钟信号为经过所述延迟链延迟后的所述第一时钟信号；/n所述翻转电路用于检测到所述第一时钟信号经过所述延迟链延迟后得到的复位信号处于高电平时，将所述第一时钟信号置零；/n所述时钟延迟模块用于根据所述延迟链的延迟时间对所述第一时钟信号进行延迟处理，得到第三时钟信号，并将所述第三时钟信号输入到采集器，以供所述采集器根据所述第三时钟信号恢复所述一组数字信号。/n

【技术特征摘要】
1.一种时钟数据恢复电路，其特征在于，包括：鉴沿器、翻转电路、延迟链、延迟控制模块以及时钟延迟模块；
所述鉴沿器用于获取输入的一组数字信号的上升沿，得到一组脉冲信号；
所述翻转电路用于在检测到所述一组脉冲信号中任一脉冲信号的上升沿时，在输出的第一时钟信号上生成对应的上升沿；
所述延迟控制模块用于根据所述第一时钟信号的相位与第二时钟信号的相位，调整所述延迟链的延时时间，直至所述第一时钟信号的相位与第二时钟信号的相位一致，其中所述第二时钟信号为经过所述延迟链延迟后的所述第一时钟信号；
所述翻转电路用于检测到所述第一时钟信号经过所述延迟链延迟后得到的复位信号处于高电平时，将所述第一时钟信号置零；
所述时钟延迟模块用于根据所述延迟链的延迟时间对所述第一时钟信号进行延迟处理，得到第三时钟信号，并将所述第三时钟信号输入到采集器，以供所述采集器根据所述第三时钟信号恢复所述一组数字信号。


2.如权利要求1所述的时钟数据恢复电路，其特征在于，所述延迟链包括第一半延迟链与第二半延迟链，所述第一半延迟链的延迟时间与所述第二半延迟链的延迟时间相等；
所述延迟控制模块用于根据所述第一时钟信号的相位与所述第二时钟信号的相位，调整所述第一半延迟链的延迟时间与所述第二半延迟链的延迟时间；
所述翻转电路用于检测到所述第一时钟信号经过所述延迟链中的所述第一半延迟链延迟后得到的复位信号处于高电平时，将所述第一时钟信号置零；
所述时钟延迟模块用于根据所述第一半延迟链的延时时间或第二半延迟链的延迟时间对所述第一时钟信号进行延迟处理，得到第三时钟信号。


3.如权利要求2所述的时钟数据恢复电路，其特征在于，所述第一半延迟链与所述第二半延迟链的结构相同；每个所述半延迟链均包括N个延时单元，N为大于0的整数；
所述延迟控制模块用于根据所述第一时钟信号的相位与所述第二时钟信号的相位，调整各所述半延迟链的N值。


4.如权利要求3所述的时钟数据恢复电路，其特征在于，所述第一半延迟链用于根据N的值，确定第M个所述延时单元至第N个所述延时单元作为抽头区间，并从所述抽头区间中选择一个所述延时单元作为抽头延迟接出点，并将所述抽头延迟接出点输出的信号作为所述复位信号，M为N减去预设值的差值。


5.如权利要求4所述的时钟数据恢复电路，其特征在于，所述第一半延迟链用于从N个所述延时单元中选择第N-1个所述延时单元作为抽头延迟接出点。


6.如权利要求3所述的时钟数据恢复电路，其特征在于，每个所述半延迟链还包括或非门电路；
所述第一半延迟链用于通过包含的所述或非门电路接收所述第一时钟信号；
所述第二半延迟链通过包含的所述或非门电路连接于所述第一半延迟链，所述第二半延迟链还用于在通过包含的所述或非门电路接收到关闭控制信号时被关闭。


7.如权利要求1所述的时钟数据恢复电路，其特征在于，所述延迟控制模...

【专利技术属性】
技术研发人员：易律凡，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：广东;44