一种高精度低抖动时钟恢复系统技术方案

本发明专利技术公开了一种高精度低抖动时钟恢复系统，能够在无线通信中恢复出低抖动时钟，以及在多中继情况下不会发生时钟失锁的问题，适用于散射组网中多中继传输的情况。主要部分是一个分布式的数字锁相环，通过发送端本地系统高钟对输入的异步码流时钟采样计数，得到以发送端本地时钟为基准的异步码流周期计数值从而得到一个时钟误差，在分接端可根据该时钟误差值，实时恢复出当前异步码流时钟；不同以往设计，是采用了分布式数字锁相环，利用高钟计数提高了鉴相精度，使时钟抖动降低至一个高钟周期。

A high precision and low jitter clock recovery system

【技术实现步骤摘要】
一种高精度低抖动时钟恢复系统
本专利技术涉及信号复分接领域中收发时钟同步的问题，公开了一种高精度低抖动时钟恢复方法，实现了收端时钟的恢复。
技术介绍
时钟恢复算法的产生是因为，为了节省信道资源，发送端一般只发送数据信号而不发送同步时钟信号，所以在接收端就必须通过时钟恢复算法来提取同步时钟信号。在散射衰落信道中，信息短距离传输时，可以通过包络提取时钟，但是由于散射信道本身具有时变、多径效应的特点，信号包络会产生失真，若在采用现有的时钟恢复算法，在速率为64kb/s时，只有当时钟漂移达到15.625微秒的情况下，才会重新对时钟进行锁定和校准，若在链路中存在多跳中继，每跳均会引入中继链路时钟漂移和抖动，在经过多于两跳无线信道后链路时钟抖动会累积增大，严重情况下会导致最远端接收机时钟失锁，造成通信系统中断。近年来信息传输速率越来越高，高速码流本身存在严重的码间干扰，再经过多跳中继后接收情况将更加恶劣，所以急需一种新的时钟恢复算法来解决在散射衰落信道中多中继传输的时钟问题。
技术实现思路
本专利技术所要解决的技术问题是提供一种高精度低抖动时钟恢复设计方法。利用本地高钟对异步时钟计数的方式提高锁相环的鉴相精度，进而使数字锁相环恢复时钟的时钟漂移降低为时钟抖动，并且在多跳后时钟抖动几乎不会累积，最终提取的时钟输出抖动峰-峰值不大于0.032UI。本专利技术采用的技术方案为：一种高精度低抖动时钟恢复系统，发送端包括：周期计数器1用于根据本地系统高钟对输入的异步码流时钟采样计数，得到以发端本地时钟为基准的异步码流周期计数值，每个异步码流时钟周期结束时，将周期计数值写入第一累加器2；第一累加器2用于在接收到读出指令后将累计值读出；帧头脉冲生成器3用于产生标记帧头位置的脉冲，并在生成脉冲时向第一累加器2发出读出指令，同时向累加器控制电路4输出帧头位置信息；累加器控制电路4用于在每帧的帧头位置将第一累加器2读出的累计值与设定门限进行比较，若累计值大于设定门限，则将第一累加器2的数值加1，否则将第一累加器2的数值减1，并将±1调整信号作为时钟误差信号，写入成帧时序控制电路5；成帧时序控制电路5用于生成同步输出码流，发送至接收端；接收端包括：帧同步器6用于从信道中接收同步码流，得到帧定位信息，并通过分接过程从帧结构中解析出时钟误差信息，将帧定位信息和时钟误差信息写入第二累加器7，并将帧定位信息写入门限判决与误差生成器9；其中帧定位信息向第二累加器7写入固定值，时钟误差信息为发端的控制电路的±1调整信号，对累加器进行±1的操作；第二累加器7用于收到读出指令时读出累计值；读出的累计值为当前值减去当前NCO溢出周期的计数值；定时NCO8用于对门限判决与误差生成器9输出的频率控制字进行累加，直到溢出，每溢出一次时对第二累加器7发出读出指令，同时生成一周期异步时钟；门限判决与误差生成器9用于在帧定位信息控制下，在每帧的帧头位置对第二累加器7读出的累计值进行幅值判断；累计值大于0则表明定时NCO速率偏低，增大发送至定时NCO8的频率控制字，累计值小于0则表明定时NCO速率偏快，减小发送至定时NCO8的频率控制字；增大或减小的范围由时钟所需精度确定。本专利技术与
技术介绍
相比，具有如下优点：1、本专利技术提出的高精度低抖动时钟恢复方法的设计思路，与传统的时钟恢复方式相比，提高了鉴相精度。在多跳后时钟抖动几乎不会累积，最终提取的时钟输出抖动峰-峰值不大于0.032UI；及解决了在散射信道中多跳传输中时钟失锁的问题，适用于散射组网中多中继传输的情况。2、本专利技术方法的主要部件采用FPGA实现，一致性好，调试难度低，易于实现。附图说明图1是本专利技术原理框图；图2是本专利技术发送端时钟误差产生原理图图3是本专利技术接收端时钟恢复原理图。图2中,1为周期计数器，2为第一累加器，3为帧头脉冲生成器，4为累加器控制电路，5为成帧时序控制电路；图3中6为帧同步器，7为第二累加器，8为定时NCO，9为门限判决与误差生成器。门限判决与误差生成器包括门限判决以及误差生成两部分。具体实施方式参照图1至图3对本专利技术做进一步解释说明图2是本专利技术的发送端时钟误差产生原理方框图，它包括生成时钟误差的各个主要处理模块。周期计数器1用于根据本地系统高钟对输入的异步码流时钟采样计数，得到以发端本地时钟为基准的异步码流周期计数值，每个异步码流时钟周期结束时，将周期计数值写入第一累加器2；第一累加器2用于在接收到读出指令后将累计值读出；帧头脉冲生成器3用于根据本地系统高钟产生标记帧头位置的脉冲，并在生成脉冲时向第一累加器2发出读出指令，同时向累加器控制电路4输出帧头位置信息；累加器控制电路4用于在每帧的帧头位置将第一累加器2读出的累计值与设定门限进行比较，若累计值大于设定门限，则将第一累加器2的数值加1，否则将第一累加器2的数值减1，并将±1调整信号作为时钟误差信号，写入成帧时序控制电路5；成帧时序控制电路5用于根据本地系统高钟生成同步输出码流，发送至接收端。图3是接收端时钟恢复原理图。帧同步器6用于根据本地系统高钟从信道中接收同步码流，得到帧定位信息，并通过分接过程从帧结构中解析出时钟误差信息，将帧定位信息和时钟误差信息写入第二累加器7，并将帧定位信息写入门限判决与误差生成器9；其中帧定位信息向第二累加器7写入固定值，时钟误差信息为发端的控制电路的±1调整信号，对累加器进行±1的操作；第二累加器7用于收到读出指令时读出累计值；读出的累计值为当前值减去当前NCO溢出周期的计数值；定时NCO8用于根据本地系统高钟对门限判决与误差生成器9输出的频率控制字进行累加，直到溢出，每溢出一次时对第二累加器7发出读出指令，同时生成一周期异步时钟；门限判决与误差生成器9用于在帧定位信息控制下，在每帧的帧头位置对第二累加器7读出的累计值进行幅值判断；累计值大于0则表明定时NCO速率偏低，增大发送至定时NCO8的频率控制字，累计值小于0则表明定时NCO速率偏快，减小发送至定时NCO8的频率控制字；增大或减小的范围由时钟所需精度确定。本专利技术技术方案的信号传输是按以下步骤进行的：(1)发端本地系统高钟首先对输入的异步码流时钟采样计数；(2)得到以发端本地时钟为基准的异步码流周期计数值，每异步码流时钟周期结束时，将周期计数值写入累加器中。(3)累加器的控制电路用于在每帧起始时刻根据累加器的累计值进行调整。若累计值大于给定门限，就向累加器多读出一个数值1，否则向累加器1少读出一个数值1。该±1调整信号就是定时误差信号，将该信号放入帧结构中生成同步输出码流，发送至接收端。(4)在接收端，从信道中接收的同步码流经过帧同步器后，得到帧定位信号；(5)帧定位后，通过分接过程从帧结构中解析输出时钟误差信息；(6)帧定位脉冲和时钟误差信息均向累加本文档来自技高网...

【技术保护点】
1.一种高精度低抖动时钟恢复系统，其特征在于：/n发送端包括：/n周期计数器(1)用于根据本地系统高钟对输入的异步码流时钟采样计数，得到以发端本地时钟为基准的异步码流周期计数值，每个异步码流时钟周期结束时，将周期计数值写入第一累加器(2)；/n第一累加器(2)用于在接收到读出指令后将累计值读出；/n帧头脉冲生成器(3)用于产生标记帧头位置的脉冲，并在生成脉冲时向第一累加器(2)发出读出指令，同时向累加器控制电路(4)输出帧头位置信息；/n累加器控制电路(4)用于在每帧的帧头位置将第一累加器(2)读出的累计值与设定门限进行比较，若累计值大于设定门限，则将第一累加器(2)的数值加1，否则将第一累加器(2)的数值减1，并将±1调整信号作为时钟误差信号，写入成帧时序控制电路(5)；/n成帧时序控制电路(5)用于生成同步输出码流，发送至接收端；/n接收端包括：/n帧同步器(6)用于从信道中接收同步码流，得到帧定位信息，并通过分接过程从帧结构中解析出时钟误差信息，将帧定位信息和时钟误差信息写入第二累加器(7)，并将帧定位信息写入门限判决与误差生成器(9)；其中帧定位信息向第二累加器(7)写入固定值，时钟误差信息为发端的控制电路的±1调整信号，对累加器进行±1的操作；/n第二累加器(7)用于收到读出指令时读出累计值；读出的累计值为当前值减去当前NCO溢出周期的计数值；/n定时NCO(8)用于对门限判决与误差生成器(9)输出的频率控制字进行累加，直到溢出，每溢出一次时对第二累加器(7)发出读出指令，同时生成一周期异步时钟；/n门限判决与误差生成器(9)用于在帧定位信息控制下，在每帧的帧头位置对第二累加器(7)读出的累计值进行幅值判断；累计值大于0则表明定时NCO速率偏低，增大发送至定时NCO(8)的频率控制字，累计值小于0则表明定时NCO速率偏快，减小发送至定时NCO(8)的频率控制字；增大或减小的范围由时钟所需精度确定。/n...

【技术特征摘要】
1.一种高精度低抖动时钟恢复系统，其特征在于：
发送端包括：
周期计数器(1)用于根据本地系统高钟对输入的异步码流时钟采样计数，得到以发端本地时钟为基准的异步码流周期计数值，每个异步码流时钟周期结束时，将周期计数值写入第一累加器(2)；
第一累加器(2)用于在接收到读出指令后将累计值读出；
帧头脉冲生成器(3)用于产生标记帧头位置的脉冲，并在生成脉冲时向第一累加器(2)发出读出指令，同时向累加器控制电路(4)输出帧头位置信息；
累加器控制电路(4)用于在每帧的帧头位置将第一累加器(2)读出的累计值与设定门限进行比较，若累计值大于设定门限，则将第一累加器(2)的数值加1，否则将第一累加器(2)的数值减1，并将±1调整信号作为时钟误差信号，写入成帧时序控制电路(5)；
成帧时序控制电路(5)用于生成同步输出码流，发送至接收端；
接收端包括：
帧同步器(6)用于从信道中接收同步码流，得...

【专利技术属性】
技术研发人员：赵靖远，张涛，孙柏昶，李斐，张子燕，孟颢，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：发明
国别省市：河北;13