一种新型超高速串行收发器的数据接收与时钟恢复电路制造技术

本发明专利技术创造提供了一种新型超高速串行收发器的数据接收与时钟恢复电路，包括信号前端SAR ADC交织阵列、PLL电路、Clock Gen电路以及Vector DLL电路，所述信号前端SAR ADC交织阵列的输出端连接Vector DLL电路的输入端，所述PLL电路通过Clock Gen电路连接至Vector DLL电路，所述Clock Gen电路还连接至信号前端SAR ADC交织阵列。本发明专利技术创造使用一系列并联的高速ADC,在信号前端将信号数字化，再利用CMOS数字电路进行数据恢复与时钟提取，极大的提高了系统的可靠性。

Data receiving and clock recovery circuit of a new ultra high speed serial transceiver

【技术实现步骤摘要】
一种新型超高速串行收发器的数据接收与时钟恢复电路
本专利技术创造属于集成电路设计中高速串行收发器领域，尤其是涉及一种新型超高速串行收发器的数据接收与时钟恢复电路。
技术介绍
在14nm以下的超深亚微米集成电路的设计中，由于FinFET工艺带来的CMOS模拟电路设计技术的全新挑战，使得超高速(120GHz)串行收发器(Serdes)无法再使用传统的模拟CDR电路进行数据接收与时钟恢复电路。
技术实现思路
有鉴于此，本专利技术创造旨在提出一种新型超高速串行收发器的数据接收与时钟恢复电路，以提高系统的稳定性。为达到上述目的，本专利技术创造的技术方案是这样实现的：一种新型超高速串行收发器的数据接收与时钟恢复电路，包括信号前端SARADC交织阵列、PLL电路、ClockGen电路以及VectorDLL电路，所述信号前端SARADC交织阵列的输出端连接VectorDLL电路的输入端，所述PLL电路通过ClockGen电路连接至VectorDLL电路，所述ClockGen电路还连接至信号前端SARADC交织阵列。进一步的，所述信号前端SARADC交织阵列为交织并列的64个8bit,4GHz的SARADC，每个ADC的时钟的频率都为同源的4GHz信号，每个ADC的时钟相位严格相差3.906ps。进一步的，所述信号前端SARADC交织阵列前端连接频率为120GHz、携带有时钟信息的高速数据差分对。进一步的，每个DAC转换输出8bit的数据都进入VectorDLL电路，进行数据恢复和时钟恢复，恢复出的串行数据，直接变换为64bit的并行数据。进一步的，所述PLL电路用于产生16GHz时钟信号。进一步的，所述ClockGen电路为多相时钟发生器，使用并行的64个DAC，时钟使用PLL电路产生的16GHz时钟，每个DAC都同时工作，时钟信号的软波表，分别存放在各自ROM中，使用DDS，直接描绘出时钟信号clock_phase_1～clock_phase_64，通过设置各个ROM的初始地址，调节时钟信号的初始相位位置，这初始地址，存放在各自的地址寄存器中，上电后从OTP中读入到地址寄存器。进一步的，所述VectorDLL电路中，经ADC交织阵列采样的数据，进入各自的FIFO中，并行比较与数据恢复状态机进行数据提取，恢复后的数据按bit依次存放在REG1～REG64中，当一帧64bit数据存满时，Data_val信号变为有效。相对于现有技术，本专利技术创造所述的一种新型超高速串行收发器的数据接收与时钟恢复电路具有以下优势：本专利技术创造使用一系列并联的高速ADC,在信号前端将信号数字化，再利用CMOS数字电路进行数据恢复与时钟提取，极大的提高了系统的可靠性。附图说明构成本专利技术创造的一部分的附图用来提供对本专利技术创造的进一步理解，本专利技术创造的示意性实施例及其说明用于解释本专利技术创造，并不构成对本专利技术创造的不当限定。在附图中：图1为本专利技术创造实施例所述的一种新型超高速串行收发器的数据接收与时钟恢复电路示意图；图2为本专利技术创造实施例所述的ClockGen电路示意图；图3为本专利技术创造实施例所述的VectorDLL电路示意图。具体实施方式需要说明的是，在不冲突的情况下，本专利技术创造中的实施例及实施例中的特征可以相互组合。在本专利技术创造的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术创造和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术创造的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。在本专利技术创造的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本专利技术创造中的具体含义。下面将参考附图并结合实施例来详细说明本专利技术创造。本专利技术创造提供了一种新型超高速串行收发器的数据接收与时钟恢复电路，数据速率可达120GHz。本专利技术创造的电路图如图1所示，包括以下几个部分；1.信号前端SARADC交织阵列，64个，8bit，4GHz转换符号率2.PLL电路，产生16GHz时钟信号3.ClockGen电路，多相时钟发生器4.VectorDLL电路，数字恢复与时钟恢复图1中，Din_p/n是携带有时钟信息的高速数据差分对，频率为120GHz，本专利技术使用交织并列的64个8bit,4GHz的SARADC，每个ADC的时钟的频率都为同源的4GHz信号(clock_phase_1～clock_phase_64)，但每个ADC的时钟相位严格相差3.906ps(皮秒)。64个ADC组成的阵列，在一个4GHz的时钟周期内，可以均匀采集64个符号，所以总的采样符号率可以达到256GHz。每个DAC转换输出8bit的数据都进入VectorDLL电路，进行数据恢复和时钟恢复，恢复出的串行数据，直接变换为64bit的并行数据，Data_Val为“帧有效”信号脉冲，脉冲宽度0.25ns。本电路性能的关键是产生64个均匀相位的时钟信号。高速pll产生16GHz的基本时钟clk_pll，进入ClockGen电路中进行多相位时钟(clock_phase_1～clock_phase_64)的产生，clock_phase_1～clock_phase_64，每个时钟相位相差3.906ps(皮秒)误差不许超过0.06ps为了满足这一极端苛刻的需求，本专利技术创造的ClockGen电路多相时钟发生器，创造性的采用了动态可调的基于DDS技术的多相时钟发生器，如图2所示：图中使用了并行的64个DAC，时钟使用PLL产生的16GHz时钟，每个DAC都同时工作，时钟信号的软波表，分别存放在各自ROM中，使用DDS，直接描绘出时钟信号clock_phase_1～clock_phase_64，通过设置各个ROM的初始地址，就可以调节时钟信号的初始相位位置。这初始地址，存放在各自的地址寄存器中，上电后从OTP中读入到地址寄存器。晶圆生产，管芯封装后，扩散的偏差和封装的压力会对电路的离散参数带来影响，本电路允许对OTP编程，进而对时钟相位进行精确微调。采用这些设计，既可以确保clock_phase_本文档来自技高网...

【技术保护点】
1.一种新型超高速串行收发器的数据接收与时钟恢复电路，其特征在于：包括信号前端SAR ADC交织阵列、PLL电路、Clock Gen电路以及Vector DLL电路，所述信号前端SAR ADC交织阵列的输出端连接Vector DLL电路的输入端，所述PLL电路通过Clock Gen电路连接至Vector DLL电路，所述Clock Gen电路还连接至信号前端SAR ADC交织阵列。/n

【技术特征摘要】
1.一种新型超高速串行收发器的数据接收与时钟恢复电路，其特征在于：包括信号前端SARADC交织阵列、PLL电路、ClockGen电路以及VectorDLL电路，所述信号前端SARADC交织阵列的输出端连接VectorDLL电路的输入端，所述PLL电路通过ClockGen电路连接至VectorDLL电路，所述ClockGen电路还连接至信号前端SARADC交织阵列。


2.根据权利要求1所述的一种新型超高速串行收发器的数据接收与时钟恢复电路，其特征在于：所述信号前端SARADC交织阵列为交织并列的64个8bit,4GHz的SARADC，每个ADC的时钟的频率都为同源的4GHz信号，每个ADC的时钟相位严格相差3.906ps。


3.根据权利要求2所述的一种新型超高速串行收发器的数据接收与时钟恢复电路，其特征在于：所述信号前端SARADC交织阵列前端连接频率为120GHz、携带有时钟信息的高速数据差分对。


4.根据权利要求2所述的一种新型超高速串行收发器的数据接收与时钟恢复电路，其特征在于：每个DAC转换输出8bit的数据都进入VectorDLL电路，进行数据恢复和时钟恢...

【专利技术属性】
技术研发人员：杨利民，
申请(专利权)人：天津益华微电子有限公司，
类型：发明
国别省市：天津;12