延迟锁相环、锁相方法、多相位时钟生成电路及电子设备技术

本发明专利技术公开一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备，涉及电路技术领域，通过相位合成电路的辅助来获得多个时钟相位不同的输出信号，降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率。延迟锁相环包括延时线电路、相位合成电路、鉴相器和控制电路。相位合成电路根据延时线电路延时前后的信号输出相位不同的至少两个输出信号。控制电路还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，输出锁定信号；根据鉴相结果和延时控制信号确定处于失锁状态时，输出失锁信号。本发明专利技术提供的延迟锁相环应用于电子设备中。

【技术实现步骤摘要】
延迟锁相环、锁相方法、多相位时钟生成电路及电子设备
本专利技术涉及电路
，尤其涉及一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备。
技术介绍
现有的延迟锁相环主要包括延时线、鉴相器和数字控制等模块。延时线用于根据延时控制信号对输入信号进行延时，并输出反馈信号。为获得N个时钟相位不同的反馈信号，一般采用N组相同的延时线串联来实现，当总延时达到一个时钟周期时，每个延时线输出的反馈信号即对应一个相应的输出相位。但是，当延迟锁相环包括N条串联的延时线时，此延迟锁相环所具有的本征延时为包括单条延时线的延迟锁相环所具有的本征延时的N倍，从而导致延迟锁相环的工作频率和分辨率较低。
技术实现思路
本专利技术的目的在于提供一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备，以降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率。为了实现上述目的，本专利技术提供了一种延迟锁相环。该延迟锁相环包括：延时线电路、相位合成电路、鉴相器以及控制电路；相位合成电路的第一输入端与延时线电路的输入端电连接，相位合成电路的第二输入端与延时线电路的输出端电连接，控制电路的输出端与延时线电路的控制端电连接，相位合成电路所具有的延时最大输出端与鉴相器的输入端电连接，鉴相器的输出端与控制电路的第一输入端电连接；控制电路用于向延时线电路提供延时控制信号；延时线电路用于根据延时控制信号对初始输入信号进行延时；相位合成电路用于根据延时线电路延时前后的信号输出相位不同的至少两个输出信号；鉴相器用于根据相位合成电路输出的延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；控制电路还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，锁定向延时线电路提供的延时控制信号；根据鉴相结果和延时控制信号确定处于失锁状态时，向延时线电路输出失锁信号。与现有技术相比，本专利技术提供的延迟锁相环中，延时线电路能够根据控制电路发送的延时控制信号，对初始输入信号进行延时。并且，相位合成电路可以根据延时线电路延时前后的信号输出相位不同的至少两个输出信号。换句话说，相位合成电路可以根据延时线电路输出的一个输出信号生成至少两个相位不同的输出信号，从而增加了输出信号的数量。与现有技术中，为获得N个时钟相位不同的输出信号，需要设置N个串联的延时线相比，本专利技术提供的延迟锁相环中相位合成电路可以生成至少两个相位不同的输出信号，无须设置与输出信号数量相等的延时线，减少了串联的延时线的数量，从而可以降低延迟锁相环所具有的本征延时，提高延迟锁相环的分辨率。本专利技术还提供一种锁相方法，该锁相方法应用上述技术方案提供的延迟锁相环，该锁相方法包括：控制电路向延时线电路发送延时控制信号；延时线电路在延时控制信号的控制下对初始输入信号进行延时；相位合成电路根据延时线电路延时前后的信号输出相位不同的至少两个输出信号；鉴相器根据至少两个输出信号中延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；控制电路根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，锁定向延时线电路提供的延时控制信号；根据鉴相结果和延时控制信号确定处于失锁状态时，向延时线电路输出失锁信号。与现有技术相比，本专利技术提供的锁相方法的有益效果与上述技术方案提供的延迟锁相环的有益效果相同，此处不做赘述。本专利技术还提供了一种多相位时钟生成电路，该多相位时钟生成电路包括上述技术方案提供的延迟锁相环。与现有技术相比，本专利技术提供的多相位时钟生成电路的有益效果与上述技术方案提供的延迟锁相环的有益效果相同，此处不做赘述。本专利技术还提供了一种电子设备，该电子设备包括上述技术方案提供的延迟锁相环，或，多相位时钟生成电路。与现有技术相比，本专利技术提供的电子设备的有益效果与上述技术方案提供的延迟锁相环的有益效果相同，此处不做赘述。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术实施例提供的一种延迟锁相环的结构示意图；图2为本专利技术实施例提供的另一种延迟锁相环的结构示意图；图3为本专利技术实施例中延时线包括一个第一或非门时的结构示意图；图4为本专利技术实施例中延时线包括多个第一或非门时的结构示意图；图5为本专利技术实施例中相位合成单元的结构示意图；图6为图5所示结构输出的三个输出信号的时序图；图7为本专利技术实施例中相位合成子电路的结构示意图；图8为本专利技术实施例中鉴相器的结构示意图；图9为本专利技术实施例提供的锁相方法流程图。附图标记：1为延时线电路，11为延时线，111为第一反相器，112为第二反相器，113为第一或非门，2为相位合成电路，21为相位合成子电路，211为相位合成单元，2111为第一相位合成子单元，21111为第三反相器，21112为第四反相器，21113为第五反相器，2112为第二相位合成子单元，2113为第三相位合成子单元，21131为第六反相器，21132为第七反相器，21133为第八反相器，3为鉴相器，31为第一SR锁存器，311为第一与非门，312为第二与非门，32为第二SR锁存器，321为第二或非门，322为第三或非门，33为第一与门，34为第二与门，35为第三与门，4为控制电路，41为分频器。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者本文档来自技高网...

【技术保护点】
1.一种延迟锁相环，其特征在于，包括：延时线电路、相位合成电路、鉴相器以及控制电路；所述相位合成电路的第一输入端与所述延时线电路的输入端电连接，所述相位合成电路的第二输入端与所述延时线电路的输出端电连接，所述控制电路的输出端与所述延时线电路的控制端电连接，所述相位合成电路所具有的延时最大输出端与所述鉴相器的输入端电连接，所述鉴相器的输出端与所述控制电路的第一输入端电连接；/n所述控制电路用于向所述延时线电路提供延时控制信号；所述延时线电路用于根据所述延时控制信号对初始输入信号进行延时；所述相位合成电路用于根据所述延时线电路延时前后的信号输出相位不同的至少两个输出信号；所述鉴相器用于根据所述相位合成电路输出的延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；/n所述控制电路还用于根据所述鉴相结果的跳变信息和所述鉴相结果确定处于工作状态时，更新向所述延时线电路提供的延时控制信号；根据所述鉴相结果的跳变信息确定处于锁定状态时，锁定向所述延时线电路提供的延时控制信号；根据所述鉴相结果和所述延时控制信号确定处于失锁状态时，向所述延时线电路输出失锁信号。/n

【技术特征摘要】
1.一种延迟锁相环，其特征在于，包括：延时线电路、相位合成电路、鉴相器以及控制电路；所述相位合成电路的第一输入端与所述延时线电路的输入端电连接，所述相位合成电路的第二输入端与所述延时线电路的输出端电连接，所述控制电路的输出端与所述延时线电路的控制端电连接，所述相位合成电路所具有的延时最大输出端与所述鉴相器的输入端电连接，所述鉴相器的输出端与所述控制电路的第一输入端电连接；
所述控制电路用于向所述延时线电路提供延时控制信号；所述延时线电路用于根据所述延时控制信号对初始输入信号进行延时；所述相位合成电路用于根据所述延时线电路延时前后的信号输出相位不同的至少两个输出信号；所述鉴相器用于根据所述相位合成电路输出的延时最大的输出信号与初始输入信号的相位差，输出鉴相结果；
所述控制电路还用于根据所述鉴相结果的跳变信息和所述鉴相结果确定处于工作状态时，更新向所述延时线电路提供的延时控制信号；根据所述鉴相结果的跳变信息确定处于锁定状态时，锁定向所述延时线电路提供的延时控制信号；根据所述鉴相结果和所述延时控制信号确定处于失锁状态时，向所述延时线电路输出失锁信号。


2.根据权利要求1所述的延迟锁相环，其特征在于，所述延时线电路包括至少一条延时线；所述相位合成电路包括至少一个相位合成子电路；每条所述延时线的输入端与相应所述相位合成子电路的第一输入端电连接，每条所述延时线的输出端与相应所述相位合成子电路的第二输入端电连接，每个所述相位合成子电路具有至少两个输出端；其中，
当所述至少一条延时线包括一条延时线时，所述延时线的输入端接入所述初始输入信号；
当所述至少一条延时线包括依序串联的多条延时线时，第1条延时线的输入端接入所述初始输入信号。


3.根据权利要求2所述的延迟锁相环，其特征在于，每条所述延时线包括第一反相器、第二反相器和至少一个第一或非门，所述第一反相器和所述第二反相器串联，至少一个所述第一或非门的第一输入端与所述第一反相器的输出端电连接，每个所述第一或非门的第二输入端接入所述延时控制信号所包括的相应控制位；
每个所述第一或非门具有延时状态和非延时状态，所述延时控制信号所包括的控制位用于调控相应所述第一或非门处于延时状态或非延时状态。


4.根据权利要求3所述的延迟锁相环，其特征在于，所述控制电路对所述延时控制信号的编码方式为温度计编码方式；所述延时控制信号所包括的控制位的位数等于每条所述延时线所包括的第一或非门的个数；和/或，
在所述延迟锁相环处于初始工作状态时，每个所述第一或非门均处于非延时状态。


5.根据权利要求2所述的延迟锁相环，其特征在于，所述相位合成子电路包括至少一级相位合成单元，每级所述相位合成单元均具有两个输入端和三个输出端，每级所述相位合成单元的两个输入端分别接入第一输入信号和第二输入信号；
所述第一输入信号和所述第二输入信号分别为相应所述延时线延时前后的信号，或，上一级所述相位合成单元输出的三个输出信号中的任意两个信号；
每级所述相位合成单元用于生成延时在所述第一输入信号和所述第二输入信号之间的输出信号。


6.根据权利要求5所述的延迟锁相环，其特征在于，每级所述相位合成单元均包括第一相位合成子单元、第二相位合成子单元和第三相位合成子单元；
所述第一相位合成子单元的输入端与所述第三相位合成子单元的第一输入端均接入所述第一输入信号，所述第三相位合成子单元的第二输入端与所述第二相位合成子单元的输入端均接入所述第二输入信号，所述第一相位合成子单元、所述第二相位合成子单元和所述第三相位合成子单元的输出端与下一级所述相位合成单元的相应输入端电连接或为所述相位合成电路的输出端。


7.根据权利要求6所述的延迟锁相环，其特征在于，所述第一相位合成子单元和所述第二相位合成子单元均包括第三反相器、第四反相器和第五反相器，所述第三反相器与所述第四反相器串联，所述第五反相器与所述第三反相器并联，所述第三反相器与所述第五反相器的输入端均接入所述第一输入信号或所述第二输入信...

【专利技术属性】
技术研发人员：孙昊鑫，梁利平，王志君，管武，洪钦智，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11