用于集成电路本体偏置的方法和电路技术

本发明专利技术涉及用于集成电路本体偏置的方法和电路，例如，一种集成电路，包括：多个电路域(102，104，106，108)，每个电路域包括：多个晶体管器件，这些晶体管器件定位在p型阱和n型阱(P，N)之上，这些晶体管器件限定该电路域的一个或多个数据路径；监测电路(116)，该监测电路被适配成用于检测该电路域的这些数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于该检测在输出线上生成输出信号；以及偏置电路(110)，该偏置电路被适配成用于修改该电路域的该n型和/或p型阱的偏置电压。

【技术实现步骤摘要】
用于集成电路本体偏置的方法和电路本申请要求于2016年11月7日提交的第16/60745号法国专利申请的优先权权益，该申请的内容在法律允许的最大程度上通过引用以其全文结合于此。
本公开涉及集成电路领域，并且具体地涉及将本体偏置电压施加到集成电路的n型阱和p型阱的电路和方法。
技术介绍
已提出改变集成电路的本体偏置电压以提高性能和/或降低功耗。因为这种技术允许将相对高的偏置电压(例如，从低至-3V到高至+3V)施加到器件的本体，所以向基于SOI(绝缘体上硅)的晶体管技术的转变使得本体偏置成为特别有趣的议题。具体地，将偏置电压施加到每个晶体管器件之下的p型阱或者n型阱(有时被称作背栅极)。这在块状晶体管的情况下与更有限的偏置范围-300mV至+300mV进行比较。例如，正向本体偏置(FBB)涉及施加正的后向偏置(BackBiasing)电压并且通过增加晶体管的速度来提供提高了的性能。反向本体偏置(RBB)涉及施加负的后向偏置电压并且提供减少的漏电流以及因此降低的功耗。现有FBB和RBB技术在复杂性方面具有缺点和/或导致针对给定性能水平的相对低的功耗。
技术实现思路
本公开的实施例的目的是至少部分地解决现有技术中的一种或多种需要。根据一个方面，提供了一种集成电路，包括：多个电路域，每个电路域包括：多个晶体管器件，该多个晶体管器件定位在p型阱和n型阱之上，这些晶体管器件限定该电路域的一个或多个数据路径；监测电路，该监测电路被适配成用于检测该电路域的这些数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于该检测在输出线上生成输出信号；以及偏置电路，该偏置电路被适配成用于修改该电路域的该n型和/或p型阱的偏置电压。根据一个实施例，每个电路域包括电耦合到一起的多个p型阱以及电耦合到一起的多个n型阱。根据一个实施例，在每个电路域内，该偏置电路耦合至该监测电路的该输出线并且被适配成用于基于该输出信号修改该偏置电压。根据一个实施例，该多个电路域的这些监测电路的这些输出线耦合至控制电路，并且该控制电路被适配成用于控制每个电路域的该偏置电路以便基于来自每个监测电路的这些输出信号修改这些偏置电压。根据一个实施例，该偏置电路包括开关，该开关具有耦合至相应电源电压轨的多个输入端以及经由阱接头耦合至该n型或p型阱的输出端，该开关由该输出信号控制以便选择这些电源电压轨中的一个电源电压轨来耦合至该阱接头。根据一个实施例，该监测电路包括：触发器，该触发器具有耦合至该至少一个数据路径的数据输入端并且接收时钟信号；以及电路，该电路被适配成用于如果在该时钟信号的时钟边沿的第一时间段(d)内发生了该至少一个数据路径中的数据信号的转变则断言该输出信号。根据一个实施例，这些n型阱和p型阱延伸穿过该多个电路域。根据一个实施例，绝缘带定位在这些电路域中的第一电路域的一个或多个n型阱与这些电路域中的第二电路域的一个或多个n型阱之间，以及在这些电路域中的该第一电路域的一个或多个p型阱与这些电路域中的该第二电路域的一个或多个p型阱之间。根据一个实施例，每个电路域包括包围第二导电类型阱的第一导电类型阱。根据另一个方面，提出了一种方法，包括：由集成电路的多个电路域中的每个电路域中的监测电路检测该电路域中的至少一个数据路径的松弛时间何时降至阈值水平以下并且基于该检测在输出线上生成输出信号，其中，每个电路域包括定位在p型阱和n型阱之上的多个晶体管器件，这些晶体管器件限定该电路域的一个或多个数据路径；以及由每个电路域的偏置电路修改该电路域的该n型和/或p型阱的偏置电压。附图说明通过参照附图对以说明性而非限制性方式给出的实施例的以下详细描述，前述及其他特征和优点将变得明显，在附图中：图1是根据本公开的示例实施例的集成电路的一部分的平面视图；图2示意性地展示了根据本公开的示例实施例的图1的集成电路的监测电路；图3是展示了根据示例实施例的图2的电路中的信号的示例的时序图；图4示意性地展示了根据本公开的示例实施例的偏置电路；图5A是根据另外的示例实施例的集成电路的一部分的平面视图；图5B是展示了根据示例实施例的图5A的电路的阱中的电压电平的曲线图；图6A是根据本公开的另外的示例实施例的集成电路的一部分的平面视图；图6B是根据示例实施例的图6A的电路的一部分的横截面视图；以及图7是根据又另外的示例实施例的集成电路的一部分的平面视图。具体实施方式贯穿以下描述中，术语“连接”用于指代电路元件之间的直接连接，而术语“耦合”用于指代可能直接的或者可能经由于一个或多个中间元件(比如，电阻器、电容器或晶体管)的连接。术语“大约”用于指代所讨论的值的±10％的容差。图1是包括电路域102、104、106和108的集成电路100的一部分的平面视图。虽然示例已被展示为具有以二乘二块安排的四个电路域，但是在替代性实施例中，可以具有以任何方式安排的任意多个电路域。集成电路包括跨器件形成的晶体管器件(图1中未示出)，在相应p型阱(P阱)和n型阱(N阱)之上。这些阱在图1中分别标记为P和N，并且例如以行的形式穿过集成电路，这些阱交替地为p型和n型。例如，在一个实施例中，集成电路100具有SOI结构，晶体管形成在被绝缘层从硅衬底中分离开的硅薄膜中。形成阱的p型和n型硅的行形成在此硅衬底中。每个电路域102至108包括偏置电路110，该偏置电路具有耦合至电路域的N阱之一的阱接头112以及耦合至电路域的P阱之一的另外的阱接头114。偏置电路110例如被适配成用于修改电路域的n型和/或p型阱的偏置电压。此外，每个电路域102至108例如包括监测电路116，该监测电路被适配成用于检测电路域的数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下。每个电路域的偏置电路110被适配成用于基于监测电路116执行的检测选取后向偏置电压以施加到电路域的P阱和N阱。因此，在集成电路100的操作期间，每个电路域102至108中的监测电路116可以检测松弛时间何时降至阈值水平以下，例如由于器件的操作温度的升高、时钟频率的增加和/或电源电压的减小而造成的。作为响应，相应的偏置电路110可以修改受影响的电路域的后向偏置电压以便增加松弛时间。例如，在每个电路域102至108中，监测电路116的输出端耦合至相应偏置电路110以便控制本体偏置电压的选择。因此，每个电路域具有自激电路，以用于独立于其它电路域修改其后向偏置电压。替代性地，如图1中的虚线框所表示的，可以提供例如在电路域102至108中的一个电路域中或者在集成电路其他处实现的控制电路118。控制电路118耦合至每个电路域的监测电路116的输出线，并且具有耦合至偏置电路110中的每个偏置电路的输出端以便控制施加偏置电压。因此，集中式方法用于选取有待由每个偏置电路来施加的偏置电压。这可以是例如是有利的，以便避免施加到相邻电路域的后向偏置电压之间的较大电压差，或者以便通过仅允许用相对高的电压对一定数量的电路域进行偏置来限制集成电路的总功耗。如下文更详细地描述的，电路域是电路的区域，其中，P阱和N阱的偏置电压至少在一定程度上由给定的偏置电路控制。在一些实施例中，每个电路域的P阱电耦合到一起，从而使得它们具有相对统一的偏置电压，并且每个电路域的N阱电耦合到一起本文档来自技高网...

【技术保护点】
一种集成电路，包括：多个电路域(102，104，106，108)，每个电路域包括：‑多个晶体管器件，所述多个晶体管器件定位在p型阱和n型阱(P，N)之上，所述晶体管器件限定所述电路域的一个或多个数据路径；‑监测电路(116)，所述监测电路被适配成用于检测所述电路域的所述数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于所述检测在输出线上生成输出信号；以及‑偏置电路(110)，所述偏置电路被适配成用于修改所述电路域的所述n型和/或p型阱的偏置电压。

【技术特征摘要】
2016.11.07 FR 16607451.一种集成电路，包括：多个电路域(102，104，106，108)，每个电路域包括：-多个晶体管器件，所述多个晶体管器件定位在p型阱和n型阱(P，N)之上，所述晶体管器件限定所述电路域的一个或多个数据路径；-监测电路(116)，所述监测电路被适配成用于检测所述电路域的所述数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于所述检测在输出线上生成输出信号；以及-偏置电路(110)，所述偏置电路被适配成用于修改所述电路域的所述n型和/或p型阱的偏置电压。2.如权利要求1所述的集成电路，其中，每个电路域包括电耦合到一起的多个p型阱以及电耦合到一起的多个n型阱。3.如权利要求1所述的集成电路，其中，在每个电路域内，所述偏置电路(110)耦合至所述监测电路(116)的所述输出线并且被适配成用于基于所述输出信号修改所述偏置电压。4.如权利要求1所述的集成电路，其中，所述多个电路域的所述监测电路(116)的所述输出线耦合至控制电路(118)，并且其中，所述控制电路(118)被适配成用于控制每个电路域的所述偏置电路(110)以便基于来自每个监测电路(116)的所述输出信号修改所述偏置电压。5.如权利要求1所述的集成电路，其中，所述偏置电路(110)包括开关(402，403)，所述开关具有耦合至相应电源电压轨的多个输入端以及经由阱接头(112，114)耦合至所述n型或p型阱的输出端(404，414)，所述开关(402，...

【专利技术属性】
技术研发人员：F·卡绍，V·于阿尔，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体有限公司，
类型：发明
国别省市：法国,FR