半导体装置和半导体装置的制造方法制造方法及图纸

在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p

Manufacturing methods of semiconductor devices and semiconductor devices

A groove (16) is formed on the first main side of the silicon carbide substrate, and the N silicon carbide epitaxial growth layer (2) is stacked on the first main side of the silicon carbide substrate. The surface of the N type silicon carbide epitaxial layer has a n type high concentration region (5). In addition, the first p type base (3) and second P are selectively set on the surface of the N type silicon carbide epitaxial growth layer (2).

【技术实现步骤摘要】
【国外来华专利技术】半导体装置和半导体装置的制造方法
本专利技术涉及半导体装置和半导体装置的制造方法。
技术介绍
一直以来，在功率半导体元件中，为了降低元件的导通电阻，制作具有沟槽构造的纵向型MOSFET(MetalOxiedSemiconductorFieldEffectTransistor：绝缘栅型场效应半导体)。在纵向型MOSFET中，与沟道相对于基板表面平行地形成的面状构造相比，沟道相对于基板表面垂直地形成的沟槽构造能够增加单位面积的单元密度。因此，沟槽构造与面状构造相比能够增加单位面积的电流密度，在成本方面是有利的。但是，具有沟槽构造的纵向型MOSFET由于为了使沟道沿垂直方向形成，成为由栅绝缘膜覆盖整个沟槽内壁的构造，栅绝缘膜的沟槽底部的部分靠近漏电极，因此高电场容易施加到栅绝缘膜的沟槽底部的部分。特别地，由于使用宽带隙半导体(带隙比硅的带隙宽的半导体，例如碳化硅(SiC))制作超高耐压元件，对沟槽底部的栅绝缘膜造成的不良影响使可靠性急剧下降。作为解决这样的问题的方法，提出了如下构造，为了缓和沟槽底部的电场强度，形成与p型基区接触并且到达比沟槽底部深的位置的p型区域，在比沟槽底部深并且靠近沟槽的位置形成pn结(例如参照下述专利文献1。)。另外，提出了在沟槽底部形成p型区域的构造(例如参照下述专利文献2。)。另外，提出了形成以上两者的构造(例如参照下述专利文献3(第7图)。)。现有技术文献专利文献专利文献1：日本专利第5539931号公报专利文献2：美国专利第6180958号公报专利文献3：日本特开2009-260253号公报
技术实现思路
技术问题但是，在使用专利文献1的技术来形成pn结的情况下，如果不将pn结形成在比沟槽底部深的位置或者靠近沟槽的位置则无法确保耐电压，因此制造非常地困难。另外，在使用专利文献2的技术形成p型区域的情况下，高电场变得容易施加到沟槽侧壁的栅绝缘膜，在导通状态下电流路径变窄，因此导通电阻变高。另外，在使用专利文献3的技术在远离沟槽的位置形成了深的p型区域和沟槽底部的p型区域这两者的情况下，由于为了降低导通电阻而使沟槽下部的p型区域的宽度比沟槽宽度窄，所以向沟槽底部的角部的高电场未被缓和。为了消除上述现有技术导致的问题，本专利技术的目的在于提供能够简单地形成并且在确保有源部的耐电压的同时使导通电阻下降的半导体装置和半导体装置的制造方法。技术方案为了解决上述技术问题，实现本专利技术的目的，本专利技术的半导体装置具备后述的第一导电型的宽带隙半导体基板、第一导电型的第一宽带隙半导体层、第二导电型的第一基区、第二导电型的第二基区、第一导电型的区域、第二导电型的宽带隙半导体层、第一导电型的源极区、沟槽、栅电极、层间绝缘膜、源电极和漏电极，并具有以下的特征。第一导电型的宽带隙半导体基板包括带隙比硅的带隙宽的半导体。第一导电型的第一宽带隙半导体层形成在所述宽带隙半导体基板的正面，包括带隙比硅的带隙宽的半导体，且杂质浓度比所述宽带隙半导体基板的杂质浓度低。第二导电型的第一基区选择性地形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层。第二导电型的第二基区选择性地形成在所述第一导电型的第一宽带隙半导体层的内部。第一导电型的区域选择性地形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层，且杂质浓度比所述第一导电型的第一宽带隙半导体层的杂质浓度高。第二导电型的宽带隙半导体层形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板的相反侧的表面，包括带隙比硅的带隙宽的半导体。第一导电型的源极区选择性地形成在所述第二导电型的宽带隙半导体层的内部。沟槽贯穿所述第二导电型的宽带隙半导体层而到达所述第一导电型的区域。栅电极隔着栅绝缘膜形成在所述沟槽内部。层间绝缘膜形成在所述栅电极上。源电极与所述第二导电型的宽带隙半导体层和所述第一导电型的源极区接触。漏电极设置在所述第一导电型的高浓度宽带隙半导体基板的背面。而且，所述第一导电型的区域的深度比所述第二导电型的第一基区和所述第二导电型的第二基区的深度深。另外，在上述专利技术中，本专利技术的半导体装置的特征在于，所述第一导电型的区域的深度与所述第二导电型的第一基区和所述第二导电型的第二基区的深度相比深0.2μm以上且0.5μm以下。另外，在上述专利技术中，本专利技术的半导体装置的特征在于，带隙比硅的带隙宽的半导体为碳化硅。为了解决上述技术问题，实现本专利技术的目的，本专利技术的半导体装置的制造方法具有如下特征。包括在包括带隙比硅的带隙宽的半导体的第一导电型的宽带隙半导体基板的正面，形成杂质浓度比所述宽带隙半导体基板的杂质浓度低的第一导电型的第一宽带隙半导体层的工序，并且包括在所述第一导电型的第一宽带隙半导体层的表面层选择性地形成第二导电型的第一基区和第二导电型的第二基区的工序。包括在所述第一导电型的第一宽带隙半导体层的表面层形成比所述第二导电型的第一基区和所述第二导电型的第二基区深的第一导电型的第一区域的工序。包括在所述第一导电型的第一宽带隙半导体层的表面形成第一导电型的第二宽带隙半导体层的工序，所述第一导电型的第二宽带隙半导体层包括带隙比硅的带隙宽的半导体，且杂质浓度比所述宽带隙半导体基板的杂质浓度低。包括在所述第一导电型的第二宽带隙半导体层的表面层选择性地形成与所述第二导电型的第一基区接触的第二导电型的第三基区的工序。包括在所述第一导电型的第二宽带隙半导体层的表面形成包括带隙比硅的带隙宽的半导体的第二导电型的宽带隙半导体层。包括在所述第二导电型的宽带隙半导体层的内部选择性地形成第一导电型的源极区的工序。包括形成贯穿所述第一导电型的源极区和所述第二导电型的宽带隙半导体层而到达所述第一导电型的第一区域的沟槽的工序。包括在所述沟槽的内部隔着栅绝缘膜形成栅电极的工序。包括在所述栅电极上形成层间绝缘膜的工序。包括形成与所述第二导电型的宽带隙半导体层和所述第一导电型的源极区接触的源电极的工序。包括在所述宽带隙半导体基板的背面形成漏电极的工序。另外，本专利技术的半导体装置的制造方法的特征在于，在上述的专利技术中，在形成所述第二导电型的第三基区之后且在形成所述第二导电型的宽带隙半导体层之前，还包括：在所述第一导电型的第二宽带隙半导体层的表面层选择性地形成与所述第一导电型的第一区域接触的第一导电型的第二区域的工序。另外，本专利技术的半导体装置的制造方法的特征在于，在上述的专利技术中，所述第一导电型的第二区域通过离子注入形成。另外，本专利技术的半导体装置的制造方法的特征在于，在上述的专利技术中，所述第一导电型的第二宽带隙半导体层的杂质浓度形成得比所述第一导电型的第一宽带隙半导体层的杂质浓度高。另外，本专利技术的半导体装置的制造方法的特征在于，在上述的专利技术中，所述第一导电型的第一宽带隙半导体层、所述第一导电型的第二宽带隙半导体层和所述第二导电型的宽带隙半导体层通过外延生长形成。另外，本专利技术的半导体装置的制造方法的特征在于，在上述的专利技术中，所述第一导电型的第一区域的深度形成为与所述第二导电型的第一基区和所述第二导电型的第二基区的深度相比深0.2μm以上且0.5μm以下。另外，本专利技术的半导体装置的制造方法的特征在于，在上述的专利技术中，带隙比硅的带隙宽的半导体为碳化硅。根本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：第一导电型的宽带隙半导体基板，其包括带隙比硅的带隙宽的半导体；第一导电型的第一宽带隙半导体层，其形成在所述宽带隙半导体基板的正面，包括带隙比硅的带隙宽的半导体，且杂质浓度比所述宽带隙半导体基板的杂质浓度低；第二导电型的第一基区，其选择性地形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层；第二导电型的第二基区，其选择性地形成在所述第一导电型的第一宽带隙半导体层的内部；第一导电型的区域，其选择性地形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层，且杂质浓度比所述第一导电型的第一宽带隙半导体层的杂质浓度高；第二导电型的宽带隙半导体层，其形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板的相反侧的表面，包括带隙比硅的带隙宽的半导体；第一导电型的源极区，其选择性地形成在所述第二导电型的宽带隙半导体层的内部；沟槽，其贯穿所述第二导电型的宽带隙半导体层而到达所述第一导电型的区域；栅电极，其隔着栅绝缘膜形成在所述沟槽内部；层间绝缘膜，其形成在所述栅电极上；源电极，其与所述第二导电型的宽带隙半导体层和所述第一导电型的源极区接触；以及漏电极，其设置在所述第一导电型的高浓度宽带隙半导体基板的背面，所述第一导电型的区域的深度比所述第二导电型的第一基区和所述第二导电型的第二基区的深度深。...

【技术特征摘要】
【国外来华专利技术】2015.10.16 JP 2015-2046691.一种半导体装置，其特征在于，具备：第一导电型的宽带隙半导体基板，其包括带隙比硅的带隙宽的半导体；第一导电型的第一宽带隙半导体层，其形成在所述宽带隙半导体基板的正面，包括带隙比硅的带隙宽的半导体，且杂质浓度比所述宽带隙半导体基板的杂质浓度低；第二导电型的第一基区，其选择性地形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层；第二导电型的第二基区，其选择性地形成在所述第一导电型的第一宽带隙半导体层的内部；第一导电型的区域，其选择性地形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板侧的相反侧的表面层，且杂质浓度比所述第一导电型的第一宽带隙半导体层的杂质浓度高；第二导电型的宽带隙半导体层，其形成在所述第一导电型的第一宽带隙半导体层的相对于所述宽带隙半导体基板的相反侧的表面，包括带隙比硅的带隙宽的半导体；第一导电型的源极区，其选择性地形成在所述第二导电型的宽带隙半导体层的内部；沟槽，其贯穿所述第二导电型的宽带隙半导体层而到达所述第一导电型的区域；栅电极，其隔着栅绝缘膜形成在所述沟槽内部；层间绝缘膜，其形成在所述栅电极上；源电极，其与所述第二导电型的宽带隙半导体层和所述第一导电型的源极区接触；以及漏电极，其设置在所述第一导电型的高浓度宽带隙半导体基板的背面，所述第一导电型的区域的深度比所述第二导电型的第一基区和所述第二导电型的第二基区的深度深。2.根据权利要求1记载的半导体装置，其特征在于，所述第一导电型的区域的深度与所述第二导电型的第一基区和所述第二导电型的第二基区的深度相比深0.2μm以上且0.5μm以下。3.根据权利要求1或2记载的半导体装置，其特征在于，带隙比硅的带隙宽的半导体为碳化硅。4.一种半导体装置的制造方法，其特征在于，包括：在包括带隙比硅的带隙宽的半导体的第一导电型的宽带隙半导体基板的正面，形成杂质浓度比所述宽带隙半导体基板的杂质浓度低的第一导电型的第一宽带隙半导体层的工序；在所述第一导电型的第一宽带隙半导体层的表面层选择性地形成第二导电型的第一基区和第二导电型的第二基区的工序；在所述第一导电型的第一宽带隙半导体层的表面层形成...

【专利技术属性】
技术研发人员：岩谷将伸，木下明将，原田信介，田中保宣，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本,JP