具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法制造方法及图纸

描述具有腔间隔器的半导体纳米线装置和制造用于半导体纳米线装置的腔间隔器的方法。例如，半导体装置包含设置在衬底上方的多个垂直堆叠纳米线，纳米线中的每个包含离散沟道区。公共栅极电极堆叠环绕多个垂直堆叠纳米线的离散沟道区中的每个。一对电介质间隔器在公共栅极电极堆叠的任一侧上，所述一对电介质间隔器中的每个包含沿公共栅极电极的侧壁设置并且环绕垂直堆叠纳米线中的每个的离散部分的连续材料。一对源极和漏极区在所述一对电介质间隔器的任一侧上。

Semiconductor nanowire device with cavity spacer and method for manufacturing cavity spacer of semiconductor nanowire device

A semiconductor nanowire device with a cavity spacer is described and a method for manufacturing a cavity spacer for a semiconductor nanowire device is described. For example, the semiconductor device contains a plurality of vertically stacked nanowires arranged above the substrate, and each of the nanowires contains discrete channel regions. The common gate electrode stack is surrounded by discrete channels in multiple vertical stacked nanowires. A pair of dielectric spacers on any side of the common grid electrode stacked, each of the pair of dielectric spacers containing a continuous material that is arranged along the side wall of the common grid electrode and surrounds each of the discrete parts in the vertically stacked nanowires. A pair of source and drain regions are on either side of the pair of dielectric spacers.

【技术实现步骤摘要】
【国外来华专利技术】具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法
本专利技术的实施例在半导体装置的领域中，并且特别地，在具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法的领域中。
技术介绍
在过去几十年里，集成电路中的特征的缩放(scaling)已成为日益增长的半导体行业背后的推动力。对于越来越小的特征的缩放在半导体芯片的有限基板面上实现功能单元的增加的密度。例如，使晶体管大小缩小允许在芯片上结合增加数量的存储器装置，从而导致具有增加的容量的产品的制造。然而，对于更大的容量的推动不是没有问题。用来优化每个装置的性能的必要性变得日益重要。在集成电路装置的制造中，多栅极晶体管（例如三栅极晶体管或环栅装置（例如纳米线）已随着装置尺寸不断按比例缩小而变得更加普遍。许多不同的技术试图了减少这样的晶体管的寄生电容。然而，在寄生电容抑制领域中仍需要显著的改进。许多不同技术也试图了制造具有非Si沟道材料（例如SiGe、Ge和III-V材料）的装置。然而，仍需要有显著的工艺改进来将这些材料集成到Si晶圆上。附图说明图1A图示根据本专利技术的实施例的具有腔间隔器的基于纳米线的半导本文档来自技高网...

【技术保护点】
一种半导体装置，包括：设置在衬底上方的多个垂直堆叠纳米线，所述纳米线中的每个包括离散沟道区；公共栅极电极堆叠，其环绕所述多个垂直堆叠纳米线的所述离散沟道区中的每个；在所述公共栅极电极堆叠的任一侧上的一对电介质间隔器，所述一对电介质间隔器中的每个包括沿所述公共栅极电极的侧壁设置并且环绕所述垂直堆叠纳米线中的每个的离散部分的连续材料；以及在一对电介质间隔器的任一侧上的一对源极和漏极区。

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，包括：设置在衬底上方的多个垂直堆叠纳米线，所述纳米线中的每个包括离散沟道区；公共栅极电极堆叠，其环绕所述多个垂直堆叠纳米线的所述离散沟道区中的每个；在所述公共栅极电极堆叠的任一侧上的一对电介质间隔器，所述一对电介质间隔器中的每个包括沿所述公共栅极电极的侧壁设置并且环绕所述垂直堆叠纳米线中的每个的离散部分的连续材料；以及在一对电介质间隔器的任一侧上的一对源极和漏极区。2.如权利要求1所述的半导体装置，其中所述一对电介质间隔器的最上表面在所述公共栅极电极堆叠的最上表面下方。3.如权利要求2所述的半导体装置，其中所述一对源极和漏极区具有在所述一对电介质间隔器的所述最上表面下方的最上表面。4.如权利要求1所述的半导体装置，其中所述一对源极和漏极区是耦合于所述多个垂直堆叠纳米线的一对的公共源极和漏极区。5.如权利要求4所述的半导体装置，其中所述衬底是单晶半导体衬底，并且所述一对公共源极和漏极区是进一步耦合于所述单晶半导体衬底的暴露部分的一对外延半导体区。6.如权利要求4所述的半导体装置，进一步包括：设置在所述一对公共源极和漏极区上的一对传导接触部。7.如权利要求1所述的半导体装置，其中所述公共栅极电极堆叠包括设置在所述多个垂直堆叠纳米线的所述离散沟道区中的每个上并且环绕其的高k栅极电介质层。8.如权利要求7所述的半导体装置，其中所述公共栅极电极堆叠进一步包括设置在所述高k栅极电介质层上的金属栅极。9.如权利要求1所述的半导体装置，其中所述衬底是多晶硅衬底，并且所述多个垂直堆叠纳米线是多个垂直堆叠单晶硅纳米线。10.如权利要求1所述的半导体装置，其中所述衬底是多晶硅衬底，并且所述多个垂直堆叠纳米线是多个垂直堆叠单晶硅锗或单晶锗纳米线。11.一种半导体结构，包括：NMOS半导体装置，包括：设置在衬底上方的多个垂直堆叠硅纳米线，所述硅纳米线中的每个包括离散沟道区；公共NMOS栅极电极堆叠，其环绕所述多个垂直堆叠硅纳米线的所述离散沟道区中的每个；在所述公共NMOS栅极电极堆叠的任一侧上的第一对电介质间隔器，所述第一对电介质间隔器中的每个包括沿所述公共NMOS栅极电极的侧壁设置并且环绕所述垂直堆叠硅纳米线中的每个的离散部分的连续材料；以及在所述第一对电介质间隔器的任一侧上的一对NMOS源极和漏极区；以及PMOS半导体装置，包括：设置在衬底上方的多个垂直堆叠硅锗或锗纳米线，所述硅锗或锗纳米线中的每个包括离散沟道区；公共PMOS栅极电极堆叠，其环绕所述多个垂直堆叠硅锗或锗纳米线的所述离散沟道区中的每个；在所述公共PMOS栅极电极堆叠的任一侧上的第二对电介质间隔器，所述第二对电介质间隔器中的每个包括沿所述公共PMOS栅极电极的侧壁设置并且环绕所述垂直堆叠硅锗或锗纳米线中的每个的离散部分的连续材料；以及在所述第二对电介质间隔器的任一侧上的一对PMOS源极和漏极区。12.如权利要求11所述的半导体结构，其中所述第一对电介质间隔器的最上表面在所述公共NMOS栅极电极堆叠的最上表面下方，并且所述第二对电介质间隔器的最上表面在所述公共PMOS栅极电极堆叠的最上表面下方。13.如权利要求12所述的半导体结构，其中所述一对NMOS源极和漏极区具有在所述第一对电介质间隔器的所述最上表面下方的最上表面，并且所述一对NMOS源极和漏极区具有在所述第二对电介质间隔器的所述最...

【专利技术属性】
技术研发人员：R梅汉德鲁，思雅S廖，SM策亚，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US