在晶体管隔片下的电阻降低制造技术

公开了用于在晶体管隔片下的电阻降低的技术。在一些实例中，技术包含降低源极/漏极（S/D）掺杂剂对热循环的暴露，由此降低S/D掺杂剂对周围材料的扩散和损耗。在一些此类实例中，技术包含显示掺杂S/D材料的外延沉积，直到接近晶体管形成工艺流程的结束，由此在工艺流程中的较早期避免热循环。例如，技术可包含用牺牲的S/D材料替换S/D区域（例如要用于晶体管S/D的区域中的原生鳍材料），牺牲的S/D材料然后能被选择性地蚀刻，并在工艺流程中的较后期由高度掺杂的外延S/D材料替换。在一些情况下，选择性蚀刻可通过在牺牲的S/D上的叠置绝缘体材料中形成的S/D接触部沟槽执行。

Resistance reduction under transistor septum

A technique for reducing resistance under a transistor spacer is disclosed. In some examples, the technology includes reducing the exposure of the source / drain (S/D) dopant to the thermal cycle, thereby reducing the diffusion and loss of the S/D dopant to the surrounding materials. In some such examples, the technology includes epitaxial deposition of the doped S/D material until close to the end of the process of forming the transistor, thus avoiding the thermal cycle in the process. For example, the technique may include replacing the S/D region with a sacrificed S/D material (such as a native fin material to be used in a region of transistor S/D), and the sacrificed S/D material can then be selectively etched and replaced by a highly doped epitaxial S/D material in the later stage of the process flow. In some cases, selective etching can be performed through the S/D contact groove formed in the superposed insulator material on the sacrificial S/D.

【技术实现步骤摘要】
【国外来华专利技术】在晶体管隔片下的电阻降低
技术介绍
鳍式FET是围绕半导体材料的薄带（一般称为鳍）构建的晶体管。晶体管包含标准场效应晶体管（FET）节点，包含栅极、栅极电介质、源极区域和漏极区域。器件的导电沟道驻留在栅极电介质下方的鳍的外侧上。确切地说，电流沿鳍的两个侧壁（垂直于衬底表面的侧面）/在其内以及沿鳍的顶部（平行于衬底表面的侧面）流动。因为此类配置的导电沟道实质上沿鳍的三个不同外部区域驻留，因此此类鳍式FET设计有时称为三栅晶体管。鳍式FET还包含栅极任一侧上的侧壁隔片（一般称为隔片），它们帮助确定沟道长度，并有助于替换栅极工艺(replacementgateprocess)。鳍式FET是非平面晶体管配置的示例。存在有与非平面晶体管关联的多个非平凡议题。附图说明图1A图示了按照本公开实施例，包含牺牲的外延源极/漏极（S/D）材料并且在栅极加工之后的示例集成电路结构。图1B图示了按照本公开实施例，图1A的示例集成电路结构的截面视图，该截面视图沿平面A穿过右鳍的中间。图2图示了按照本公开实施例，在叠置绝缘体层中形成S/D接触部沟槽之后的图1B的示例集成电路结构。图3图示了按照本公开实施例，在已经移除本文档来自技高网...

【技术保护点】
一种晶体管，包括：衬底；栅极堆叠，包含栅极电介质和栅极电极，所述栅极堆叠定义在所述衬底上方和/或对于所述衬底是原生的沟道；所述栅极堆叠任一侧上的隔片；毗邻所述沟道的源极和漏极（S/D）区域；位于所述衬底上方的绝缘体层；以及金属接触部，电连接到所述S/D区域，所述金属接触部位于所述绝缘体层中的接触部沟槽中；其中所述S/D材料位于所述隔片的至少部分的下方，并延伸到所述接触部沟槽的至少部分中。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管，包括：衬底；栅极堆叠，包含栅极电介质和栅极电极，所述栅极堆叠定义在所述衬底上方和/或对于所述衬底是原生的沟道；所述栅极堆叠任一侧上的隔片；毗邻所述沟道的源极和漏极（S/D）区域；位于所述衬底上方的绝缘体层；以及金属接触部，电连接到所述S/D区域，所述金属接触部位于所述绝缘体层中的接触部沟槽中；其中所述S/D材料位于所述隔片的至少部分的下方，并延伸到所述接触部沟槽的至少部分中。2.如权利要求1所述的晶体管，其中所述沟道对所述衬底是原生的。3.如权利要求1所述的晶体管，其中所述沟道包含硅和锗中的至少一个。4.如权利要求1所述的晶体管，其中所述沟道包含至少一个III-V材料。5.如权利要求1所述的晶体管，其中所述栅极电介质是二氧化硅和高k电介质材料中的至少一个。6.如权利要求1所述的晶体管，其中所述S/D材料是掺杂的外延材料。7.如权利要求1所述的晶体管，其中所述晶体管具有鳍型沟道配置。8.如权利要求1所述的晶体管，其中所述晶体管具有纳米线或纳米带沟道配置。9.如权利要求1所述的晶体管，其中所述晶体管是p型金属氧化物半导体(p-MOS)晶体管。10.如权利要求1所述的晶体管，其中所述晶体管是n型金属氧化物半导体(n-MOS)晶体管。11.如权利要求1所述的晶体管，其中所述晶体管是隧道场效应晶体管（TFET）。12.一种互补金属氧化物半导体（CMOS）或互补隧道场效应晶体管（CTFET）器件，包括如权利要求1-11中任一项所述的晶体管。13.一种集成电路，包括两个如权利要求1-11中任一项所述的晶体管，其中第一晶体管的所述S/D材料不同于第二晶体管的所述S/D材料。14.一种计算系统，包括如权利要求1-11中任一项所述的晶体管。15.一种集成电路，包括：衬底；位于所述衬底上方的绝缘体层；所述衬底上的至少两个晶体管，每个晶体管包含：栅极，定义在所述衬底上方的和/或对于所述衬底是原生的沟道；所述栅极任一侧上的隔片；毗邻所述沟道区域的源极和漏极（S/D）区域；以及金属接触部，电连接到每个晶体管的所述S/D区域，所述金属接触部位于所述绝缘体层中的接触部沟槽中；其中每个晶体管的所述S/D材料位于所述隔片的至少部分的下方，并延伸到所述接触部沟槽的至少部分中。16.如...

【专利技术属性】
技术研发人员：CE韦伯，S莫拉尔卡，R贾韦里，GA格拉斯，SS廖，AS墨菲，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US