在晶体管隔片下的电阻降低制造技术

公开了用于在晶体管隔片下的电阻降低的技术。在一些实例中，技术包含降低源极/漏极（S/D）掺杂剂对热循环的暴露，由此降低S/D掺杂剂对周围材料的扩散和损耗。在一些此类实例中，技术包含显示掺杂S/D材料的外延沉积，直到接近晶体管形成工艺流程的结束，由此在工艺流程中的较早期避免热循环。例如，技术可包含用牺牲的S/D材料替换S/D区域（例如要用于晶体管S/D的区域中的原生鳍材料），牺牲的S/D材料然后能被选择性地蚀刻，并在工艺流程中的较后期由高度掺杂的外延S/D材料替换。在一些情况下，选择性蚀刻可通过在牺牲的S/D上的叠置绝缘体材料中形成的S/D接触部沟槽执行。

Resistance reduction under transistor septum

A technique for reducing resistance under a transistor spacer is disclosed. In some examples, the technology includes reducing the exposure of the source / drain (S/D) dopant to the thermal cycle, thereby reducing the diffusion and loss of the S/D dopant to the surrounding materials. In some such examples, the technology includes epitaxial deposition of the doped S/D material until close to the end of the process of forming the transistor, thus avoiding the thermal cycle in the process. For example, the technique may include replacing the S/D region with a sacrificed S/D material (such as a native fin material to be used in a region of transistor S/D), and the sacrificed S/D material can then be selectively etched and replaced by a highly doped epitaxial S/D material in the later stage of the process flow. In some cases, selective etching can be performed through the S/D contact groove formed in the superposed insulator material on the sacrificial S/D.

【技术实现步骤摘要】
【国外来华专利技术】在晶体管隔片下的电阻降低
技术介绍
鳍式FET是围绕半导体材料的薄带（一般称为鳍）构建的晶体管。晶体管包含标准场效应晶体管（FET）节点，包含栅极、栅极电介质、源极区域和漏极区域。器件的导电沟道驻留在栅极电介质下方的鳍的外侧上。确切地说，电流沿鳍的两个侧壁（垂直于衬底表面的侧面）/在其内以及沿鳍的顶部（平行于衬底表面的侧面）流动。因为此类配置的导电沟道实质上沿鳍的三个不同外部区域驻留，因此此类鳍式FET设计有时称为三栅晶体管。鳍式FET还包含栅极任一侧上的侧壁隔片（一般称为隔片），它们帮助确定沟道长度，并有助于替换栅极工艺(replacementgateprocess)。鳍式FET是非平面晶体管配置的示例。存在有与非平面晶体管关联的多个非平凡议题。附图说明图1A图示了按照本公开实施例，包含牺牲的外延源极/漏极（S/D）材料并且在栅极加工之后的示例集成电路结构。图1B图示了按照本公开实施例，图1A的示例集成电路结构的截面视图，该截面视图沿平面A穿过右鳍的中间。图2图示了按照本公开实施例，在叠置绝缘体层中形成S/D接触部沟槽之后的图1B的示例集成电路结构。图3图示了按照本公开实施例，在已经移除牺牲的S/D材料以形成S/D沟槽之后的图2的示例集成电路结构。图4图示了按照本公开实施例，在S/D沟槽中沉积替换S/D材料之后的图3的示例集成电路结构。图5图示了按照本公开实施例，在接触部沟槽中沉积金属S/D接触部之后的图4的示例集成电路结构。图6图示了按照本公开一些实施例，能对图5的示例集成电路结构进行的改变。图7A-B图示了按照本公开实施例，在图2中形成的S/D接触部沟槽中沉积附加外延材料。图8图示了按照本公开一个或更多实施例，采用使用本文公开的技术形成的集成电路结构或器件所实现的示例计算系统。具体实施方式公开了用于在晶体管隔片下的电阻降低的技术。电阻在晶体管隔片下随着鳍宽度按比例变化而增大，例如由于从S/D区域（例如从S/D鳍）扩散到隔片中的较大比例的源极/漏极（S/D）掺杂剂，由此降低载流子浓度(carrierconcentration)，并使外部电阻(Rext)降级。掺杂剂扩散还使S/D汇合处更平缓，并降低在金属/半导体接口处的掺杂剂浓度，引起附加S/D和接触部电阻降级。在一些实例中，电阻降低技术包含降低S/D掺杂剂对热循环的暴露，由此降低S/D掺杂剂对周围材料的扩散和损耗。在一些此类实例中，技术包含延迟掺杂S/D材料的外延沉积，直到接近晶体管形成工艺流程的结束，由此在工艺流程中的较早期避免热循环（例如与替换栅极工艺关联的热循环）。例如，技术可包含用牺牲的S/D材料替换S/D区域（例如要用于晶体管S/D的区域中的原生鳍材料），牺牲的S/D材料然后能被选择性蚀刻，并在工艺流程中的较后期由高度掺杂的外延S/D材料替换。在一些情况下，可在执行接触部沟槽蚀刻之后，并在沉积金属接触部之前，通过在牺牲的S/D上方叠置绝缘体材料中形成的S/D接触部沟槽执行选择性蚀刻。电阻降低技术可应用于广泛的晶体管几何形状和配置，包含但不限于各种场效应晶体管（FET），诸如金属氧化物半导体FET（MOSFET）和隧道FET（TFET）、鳍型配置（其包含鳍式FET和三栅配置）、平面配置、纳米线配置（也称为纳米带和栅全包围配置）、p型掺杂的晶体管（例如p-MOS）、n型掺杂的晶体管（例如n-MOS）以及既包含p型掺杂的晶体管又包含n型掺杂的晶体管的器件（例如CMOS）。许多改变和配置根据本公开将变得明显。一般概述随着用于鳍式FET和其它非平面晶体管的鳍宽度按比例变化，更高量的源极/漏极（S/D）掺杂剂从鳍扩散到隔片，降低了载流子浓度并使外部电阻(Rext)降级。掺杂剂扩散还能使S/D结更平缓，并降低在金属/半导体接口处的掺杂剂浓度，引起附加S/D和接触部电阻降级。已经开发了尝试解决这些议题的技术。一种此类技术是鳍缩颈（necking），其中沟道中的鳍宽度被减小，而在隔片下方保持相对较厚的鳍宽度。尽管鳍缩颈能有助于S/D电阻问题，但鳍缩颈还促使阈限电压和栅极电阻增大，这是不被期望的。另外，鳍缩颈无法解决接触部电阻问题。因此，并且按照本公开的一个或更多实施例，公开了用于晶体管隔片下的电阻降低的技术。在一些实施例中，电阻降低技术包含降低S/D掺杂剂对热循环的暴露，由此降低S/D掺杂剂对周围材料的扩散和损耗。在一些此类实施例中，技术包含延迟掺杂S/D材料的外延沉积，直到接近晶体管形成工艺流程的结束，由此在工艺流程中的较早期避免热循环（例如与替换栅极工艺关联的热循环）。例如，在一些实施例中，技术包含用牺牲的S/D材料替换S/D区域（例如要用于晶体管S/D的区域中的原生鳍材料），牺牲的S/D材料然后能被选择性蚀刻，并由高度掺杂的外延S/D材料替换。在一些此类实施例中，在执行接触部沟槽蚀刻之后，但在沉积金属接触部之前，在S/D金属接触部加工期间，牺牲的S/D材料可被时刻掉，并用高度掺杂的外延S/D材料替换。技术可被用作晶体管鳍宽被按比例变化成例如小于50nm、20nm、10nm或8nm。此外，技术可与各种沟道类型和各种类型金属氧化物半导体（MOS）晶体管配置，诸如p-MOS、n-MOS和/或互补MOS(CMOS)一起使用。在包含p型和n型极性二者（例如在CMOS器件的情况下）的实施例中，技术可包含：将硬掩膜沉积在接触部位置中以掩蔽掉要用于一个极性的结构；蚀刻掉要用于另一极性的结构中的牺牲的S/D占位符（placeholder）材料，并沉积该极性的外延S/D；并且然后重复工艺以替换原始掩蔽掉的S/D区域中的材料。在一些实施例中，技术可用于包含各种沟道材料（诸如硅（Si）、锗（Ge）和/或一个或更多III-V材料）的晶体管器件。在一些此类实施例中，可基于晶体管沟道材料选择牺牲的S/D材料（例如，以确保牺牲的S/D材料能相对于晶体管沟道材料被选择性蚀刻）。例如，Ge或SiGe可被用作用于包含Si沟道的晶体管的牺牲的S/D材料，因为Ge和SiGe能相对于Si被选择性蚀刻。为了提供另一示例，砷化镓(GaAs)可被用作用于包含砷化镓铟(InGaAs)沟道的晶体管的牺牲的S/D材料，因为GaAs能相对于InGaAs被选择性蚀刻。为了提供又一示例，具有近似10%的Ge百分比或更高Ge含量的SiGe可被用作用于包含SiGe沟道的晶体管的牺牲的S/D材料（例如，具有20%Ge合金的沟道和具有近似30%Ge合金或更高的牺牲的S/D材料），因为此类更高Ge含量SiGe合金能相对于较低Ge含量SiGe合金被选择性蚀刻。要指出，如本文与百分比量一起使用的近似值包含正或负1%。还要指出，能够相对于第二材料选择性蚀刻第一材料包含能够使用至少是第二材料的1.5、2、3、5、10、20、50或100倍（或至少一些其它相对量）那么快的速度移除第一材料的工艺。相应地，选择性蚀刻工艺可包含各种蚀刻剂、温度、压力等，如实现期望的工艺选择性所期望的。在本文以各种方式描述的技术以及从中形成的晶体管结构提供了众多优点。如之前所描述的，在一些实施例中，沉积掺杂的外延S/D材料发生在接近晶体管工艺流程结束时（例如，在替换金属栅极（RMG）加工之后）。此类实施例提供了优于将掺杂的外延S/D沉积在晶本文档来自技高网...

【技术保护点】
一种晶体管，包括：衬底；栅极堆叠，包含栅极电介质和栅极电极，所述栅极堆叠定义在所述衬底上方和/或对于所述衬底是原生的沟道；所述栅极堆叠任一侧上的隔片；毗邻所述沟道的源极和漏极（S/D）区域；位于所述衬底上方的绝缘体层；以及金属接触部，电连接到所述S/D区域，所述金属接触部位于所述绝缘体层中的接触部沟槽中；其中所述S/D材料位于所述隔片的至少部分的下方，并延伸到所述接触部沟槽的至少部分中。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管，包括：衬底；栅极堆叠，包含栅极电介质和栅极电极，所述栅极堆叠定义在所述衬底上方和/或对于所述衬底是原生的沟道；所述栅极堆叠任一侧上的隔片；毗邻所述沟道的源极和漏极（S/D）区域；位于所述衬底上方的绝缘体层；以及金属接触部，电连接到所述S/D区域，所述金属接触部位于所述绝缘体层中的接触部沟槽中；其中所述S/D材料位于所述隔片的至少部分的下方，并延伸到所述接触部沟槽的至少部分中。2.如权利要求1所述的晶体管，其中所述沟道对所述衬底是原生的。3.如权利要求1所述的晶体管，其中所述沟道包含硅和锗中的至少一个。4.如权利要求1所述的晶体管，其中所述沟道包含至少一个III-V材料。5.如权利要求1所述的晶体管，其中所述栅极电介质是二氧化硅和高k电介质材料中的至少一个。6.如权利要求1所述的晶体管，其中所述S/D材料是掺杂的外延材料。7.如权利要求1所述的晶体管，其中所述晶体管具有鳍型沟道配置。8.如权利要求1所述的晶体管，其中所述晶体管具有纳米线或纳米带沟道配置。9.如权利要求1所述的晶体管，其中所述晶体管是p型金属氧化物半导体(p-MOS)晶体管。10.如权利要求1所述的晶体管，其中所述晶体管是n型金属氧化物半导体(n-MOS)晶体管。11.如权利要求1所述的晶体管，其中所述晶体管是隧道场效应晶体管（TFET）。12.一种互补金属氧化物半导体（CMOS）或互补隧道场效应晶体管（CTFET）器件，包括如权利要求1-11中任一项所述的晶体管。13.一种集成电路，包括两个如权利要求1-11中任一项所述的晶体管，其中第一晶体管的所述S/D材料不同于第二晶体管的所述S/D材料。14.一种计算系统，包括如权利要求1-11中任一项所述的晶体管。15.一种集成电路，包括：衬底；位于所述衬底上方的绝缘体层；所述衬底上的至少两个晶体管，每个晶体管包含：栅极，定义在所述衬底上方的和/或对于所述衬底是原生的沟道；所述栅极任一侧上的隔片；毗邻所述沟道区域的源极和漏极（S/D）区域；以及金属接触部，电连接到每个晶体管的所述S/D区域，所述金属接触部位于所述绝缘体层中的接触部沟槽中；其中每个晶体管的所述S/D材料位于所述隔片的至少部分的下方，并延伸到所述接触部沟槽的至少部分中。16.如...

【专利技术属性】
技术研发人员：CE韦伯，S莫拉尔卡，R贾韦里，GA格拉斯，SS廖，AS墨菲，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US