晶体管沟道区域界面的钝化制造技术

公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。例如，可以使用氧化铝（也被称为矾土）层来钝化其中沟道材料包含硅锗、锗或III‑V材料的沟道/栅极界面。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术还能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。

Passivation of the interface of the transistor channel region

A technique for passivation of transistor channel region interfaces is disclosed. In some cases, the passivated transistor channel interface consists of the interface between the semiconductor channel and the gate dielectric and / or the interface between the subchannel semiconductor material and the isolating material. For example, alumina (also called bauxite) layer can be used to passivation the channel / gate interface of channel materials containing SiGe, ge or III V. The technique can be used to reduce the interface trap density at the channel / gate interface, and the technique can also be used to passivate the channel / gate interface in the first process flow of the gate and the last process flow of the gate. The technology can also include additional passivation layers at the sub channel / isolation interface, such as avoiding additional parasitic capacitance costs.

【技术实现步骤摘要】
【国外来华专利技术】晶体管沟道区域界面的钝化
本专利技术涉及晶体管沟道区域界面的钝化。
技术介绍
FinFET是围绕半导体材料的薄带（通常被称为鳍）构建的晶体管。晶体管包含标准场效应晶体管（FET）节点，包含栅极、栅极电介质、源极区域和漏极区域。器件的导电沟道驻留在与栅极电介质相邻的鳍的外部部分上。具体地，电流沿着鳍的两个侧壁（垂直于衬底表面的侧）/在两个侧壁内，以及沿着鳍的顶部（平行于衬底表面的侧）流动。因为这样的配置的导电沟道基本上沿着鳍的三个不同的外部平面区域而驻留，所以这样的FinFET设计有时被称为三栅极晶体管。其他类型的FinFET配置也是可用的，诸如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍的两个侧壁（而不沿着鳍的顶部）而驻留。纳米线晶体管（有时被称为栅极全包围或纳米带晶体管）与基于鳍的晶体管类似地配置，但是代替栅极在三个部分上（并且因此存在三个有效栅极）的鳍式沟道区域，使用一个或多个纳米线，并且栅极材料通常围绕每个纳米线。存在许多与基于鳍的晶体管和其他非平面晶体管相关联的非平凡的性能问题。附图说明图1图示了根据本公开的各种实施例的形成集成电路的方法。图2A至图2L图示了根据本公开的各种实施例的在执行图1的方法时形成的示例结构。图3A至图3C图示了根据本公开的各种实施例的、关于使用图1的方法形成的图2L的结构的变型。图4A至图4D图示了根据本公开的各种实施例的包含在晶体管沟道/栅极界面处的钝化层的示例集成电路结构。图5图示了根据本公开的实施例的利用使用本文公开的技术形成的集成电路结构或器件实现的计算系统。具体实施方式公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。在将钝化技术应用于沟道/栅极界面的情况下，可以沉积钝化层并且将钝化层用作栅极电介质，或者可以在沉积标准栅极电介质之前沉积钝化层作为过渡层。例如，在沟道材料包含硅锗、锗或III-V材料的情况下，可以使用氧化铝（也被称为矾土）或氧化钛（也被称为二氧化钛）层来钝化沟道/栅极界面。在一些情况下，钝化层可以包含钛和铝两者。在一些情况下，钝化层可以掺杂有例如高达30％的钇、铈、铌、锆或铪、或者任何数量的具有高氧化电位的金属或金属氧化物（例如，标准电极电位为-0.5V或更低）。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。能够受益于本文中所描述的钝化技术的各种示例晶体管几何结构包含但不限于场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置（例如，FinFET、三栅极）和纳米线（或纳米带或栅极全包围）配置。此外，该技术能够用于使p型器件（例如，p-MOS和p-TFET）和/或n型器件（例如，n-MOS和n-TFET）受益。进一步地，该技术能够用于使互补金属氧化物半导体（CMOS）器件或互补隧道场效应晶体管（CTFET）器件受益。根据本公开，许多变型和配置将是明显的。总体概述硅（Si）具有有用的性质，该有用的性质使其保持被大批量生产以用于半导体器件。一种这样的性质是二氧化硅钝化硅表面的能力。例如，在Si背景下的钝化包含：界面陷阱密度（固定电荷）和杂质诱导电荷（通常是移动的）两者均能够保持为低的，诸如数量级为IE11电荷/cm2。最近，非Si沟道半导体器件已经获得了增加的关注。Si沟道区域正被硅锗（SiGe）和III-V材料替换，这归因于例如用于金属氧化物半导体（MOS）沟道应用的改进的电载流子迁移率。然而，这样的SiGe和III-V替换材料沟道的固定和移动电荷密度可能是在原生Si沟道材料用于Si衬底时的电荷密度的几百倍或者甚至几千倍。由于高源极到漏极泄漏，这可能导致非常大的断态电流，并且由此使性能降级或使包含替换材料沟道的这样的器件不可行。例如，在栅极氧化物/半导体界面和子沟道半导体/隔离界面处，如果允许由于悬挂键或污染引起的深能级陷阱维持在高于例如5E12/cm2的水平，则泄漏水平上升到指示不充分的栅极控制的不可接受的水平。换言之，如果界面陷阱密度（Dit）太高，则晶体管开关无法充分关断。因此，并且根据本公开的一个或多个实施例，公开了用于钝化晶体管沟道区域界面的技术。在一些实施例中，待钝化的晶体管沟道区域界面包含半导体沟道与栅极之间的界面和/或子沟道半导体材料与隔离材料之间的界面。在将钝化技术应用于沟道/栅极界面的实施例中，可以沉积钝化层并且将钝化层用作栅极电介质，或者可以在沉积标准栅极电介质之前沉积钝化层作为过渡层。在其中于沉积标准栅极电介质之前沉积钝化层作为过渡层的一些这样的实施例中，在一些情况下，钝化层可以是与栅极电介质层不同的单独的层，而在其他情况下，钝化层材料可以渐变到栅极电介质材料中。在其中将钝化技术应用于子沟道/隔离材料界面的实施例中，可以在界面处沉积钝化层，以例如避免招致附加的寄生电容代价。在一些实施例中，待钝化的界面处的半导体材料可以包含SiGe和锗（Ge）中的一种，并且钝化层材料可以包含氮化铝、纯氧化物和含有铝或钛或锆或钇的氧化物合金、硅和钇中的至少一种。在一些实施例中，待钝化的界面处的半导体材料可以包含至少一种III-V材料，并且钝化层材料可以包含氧化铝、氧化铪和硫中的至少一种。在一些实施例中，最初沉积的钝化层材料被设计为在随后的氧化过程中被消耗（或以其他方式被氧化），诸如在用Si或钇钝化SiGe替换材料的情况下。在一些实施例中，钝化层材料旨在是稳健的以作为防止进一步氧化的保护层，诸如在用于钝化SiGe、Ge或III-V替换材料的氧化铝、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅的情况下。在一些实施例中，可以选择钝化层材料，使得界面陷阱密度（Dit）在沟道区域中降低，并且更具体地在沟道/栅极界面处和/或在子沟道/隔离界面处降低。在一些实施例中，可以选择钝化层材料来解决替换材料鳍的断键和/或杂质的问题。在一些实施例中，可以仅替换所形成的鳍的沟道区域（例如，在替换栅极工艺期间），并且仅这样的沟道区域可以使用本文中以各种方式描述的技术来钝化。这些技术可以包含例如钝化通过纵横比俘获（ART）或其中非硅沟道材料取代牺牲硅鳍的类似集成方案形成的晶体管中的子鳍侧壁。注意，如本文所使用的，“纵横比俘获”和“ART”通常包含如下（一种或多种）技术：在材料垂直生长时使该材料中的缺陷终止在侧表面（诸如非晶/电介质侧壁）上，其中侧壁相对于生长区域的尺寸足够高以便俘获大部分（如果不是全部）缺陷。换言之，ART通常使用替换沟道技术，该替换沟道技术包含：形成鳍、去除鳍以形成近似单个鳍宽度的浅沟槽隔离（STI）沟槽、然后将替换材料沉积在近似单个鳍宽度的STI沟槽中。因此，ART工艺能够允许标称无缺陷沟道层（其可以包含稍后成为晶体管的源极/漏极和沟道部分的区域）的生长。然而，子鳍泄漏的问题依然存在。为此，本文中以各种方式描述的技术通过本文档来自技高网...

【技术保护点】
一种晶体管，包括：衬底；包含与所述衬底不同的材料的沟道，所述沟道由栅极限定，其中，所述沟道处于所述衬底上和上方中的至少一个；与所述沟道相邻的源极和漏极（S/D）区域；以及在所述沟道和所述栅极之间的钝化层。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管，包括：衬底；包含与所述衬底不同的材料的沟道，所述沟道由栅极限定，其中，所述沟道处于所述衬底上和上方中的至少一个；与所述沟道相邻的源极和漏极（S/D）区域；以及在所述沟道和所述栅极之间的钝化层。2.根据权利要求1所述的晶体管，其中，所述钝化层是栅极电介质，使得所述钝化层是所述沟道与金属栅极层之间的唯一层。3.根据权利要求1所述的晶体管，其中，所述钝化层位于所述沟道与栅极电介质层之间。4.根据权利要求1所述的晶体管，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。5.根据权利要求1所述的晶体管，其中，所述沟道包含硅锗、锗或至少一种III-V材料，并且所述钝化层包含氧化铝。6.根据权利要求5所述的晶体管，其中，所述氧化铝以高达30%的量掺杂有锆、钇、铈、铌、铪和钛中的一种。7.根据权利要求1所述的晶体管，其中，所述沟道包含硅锗、锗或至少一种III-V材料，并且所述钝化层包含氧化钛。8.根据权利要求7所述的晶体管，其中，所述氧化钛以高达30%的量掺杂有锆、钇、铈、铌、铪和铝中的一种。9.根据权利要求1所述的晶体管，其中，所述栅极是前期高k栅极。10.根据权利要求1所述的晶体管，其中，所述栅极是替换金属栅极。11.根据权利要求1所述的晶体管，还包括：位于所述沟道下方的区域与隔离材料之间的附加钝化层，其中子沟道区域包含与所述沟道相同的材料，并且其中，所述附加钝化层材料与所述隔离材料不同。12.根据权利要求11所述的晶体管，其中，所述子沟道区域包含锗，并且钝化材料包含氧化铝、氮化铝、硅和钇中的至少一种。13.根据权利要求11所述的晶体管，其中，所述子沟道区域包含至少一种III-V材料，并且所述附加钝化层材料包含氧化铝、氧化铪、硫、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅中的至少一种。...

【专利技术属性】
技术研发人员：GA格拉斯，MR布拉齐尔，AS墨菲，T加尼，OY洛，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US