用于应力增强与接触的通过背侧显露实现的深EPI制造技术

本发明专利技术的实施例包含具有应变沟道的非平面晶体管以及形成这样的晶体管的方法。在实施例中，非平面晶体管可以包含半导体衬底。根据实施例，第一源极/漏极（S/D）区域和第二S/D区域可以形成在半导体衬底之上并且通过沟道区域彼此分离。栅极堆叠可以形成在沟道区域之上。为了增加在沟道区域中可以诱导的应变的量，实施例可以包含在半导体衬底中形成从沟道区域下面去除半导体衬底的至少一部分的应变增强开口。

Deep EPI for stress enhancement and contact through back exposure

Embodiments of the invention include a non planar transistor with a strain channel and a method of forming such a transistor. In the embodiment, a non planar transistor can include a semiconductor substrate. According to the embodiment, the first source / drain (S/D) region and the second S/D region can be formed on the semiconductor substrate and separated from each other through the channel region. The gate stack can be formed above the channel area. In order to increase the amount of strain that can be induced in the channel region, an embodiment may be included in a semiconductor substrate to form a strain enhancement opening at least part of the semiconductor substrate under the channel region.

【技术实现步骤摘要】
【国外来华专利技术】用于应力增强与接触的通过背侧显露实现的深EPI
本专利技术总体上涉及半导体器件的制造。特别地，本专利技术的实施例涉及具有背侧应力诱导层的非平面半导体器件。
技术介绍
金属氧化物半导体（MOS）晶体管器件的关键设计参数是在给定设计电压下递送的电流。这个参数通常被称为驱动电流或饱和电流（IDsat）。对驱动电流有影响的一个因素是沟道区域的载流子迁移率。沟道区域中的载流子迁移率的增加导致驱动电流的增加。NMOS和PMOS晶体管中的载流子分别是电子和空穴。通过使该区域受到单轴拉伸应变，可以增加NMOS器件中的沟道区域的电子迁移率。替换地，可以通过在沟道区域上施加单轴压缩应变来增加PMOS器件中的沟道区域的空穴迁移率。当前，可以通过在源极/漏极（S/D）区域的表面之上外延沉积层或通过用不同于用于沟道区域的材料的材料来替换S/D区域，来将沟道应变引入到器件中。通过在层之间创建晶格常数失配来诱导应变。例如，当在S/D区域之上形成外延沉积层时，外延层可以具有与S/D区域不同的晶格常数。替换地，当S/D区域被替换时，替换S/D区域可以具有与沟道区域不同的晶格常数。沟道中能够诱导的应变的量具有若干限制。沟道中能够诱导的应变的量受晶体管的物理结构限制。对沟道区域中能够诱导的应变的量的一个限制物是存在于沟道区域下方的衬底材料中的应变。附图说明图1A是根据本专利技术的实施例的非平面晶体管的一对横截面图示。图1B是根据本专利技术的实施例的在源极/漏极（S/D）区域上包含顶侧应变诱导层的非平面晶体管的一对横截面图示。图2A是根据本专利技术的实施例的、在背侧显露工艺已经对衬底的一部分进行回蚀之后的非平面晶体管的一对横截面图示。图2B是根据本专利技术的实施例的、在衬底中形成应变增强开口之后的图2A的一对横截面图示。图2C是根据本专利技术的实施例的、在应变增强开口中已经形成填充材料之后的图2B的一对横截面图示。图3A是根据本专利技术的实施例的、在背侧显露工艺已经对衬底的一部分进行回蚀并且在衬底中形成多个应变增强开口之后的非平面晶体管的一对横截面图示。图3B是根据本专利技术的实施例的、在用应变诱导外延层填充应变增强开口之后的图3A的一对横截面图示。图3C是根据本专利技术的实施例的、在去除衬底的剩余部分并且在应变诱导外延层之间形成填充材料之后的图3B的一对横截面图示。图4A是根据本专利技术的实施例的、在背侧显露工艺已经对衬底的一部分进行回蚀之后的非平面晶体管的一对横截面图示。图4B是根据本专利技术的实施例的、在衬底中形成应变增强开口之后的图4A的一对横截面图示。图4C是根据本专利技术的实施例的、在应变增强开口中已经形成应变诱导外延层之后的图4B的一对横截面图示。图5A是根据本专利技术的实施例的、具有延伸到衬底中的S/D区域的非平面晶体管的一对横截面图示。图5B是根据本专利技术的实施例的、在背侧显露工艺已经对衬底的一部分进行回蚀之后的图5A的一对横截面图示。图5C是根据本专利技术的实施例的、在衬底中形成应变增强开口之后的图5B的一对横截面图示。图5D是根据本专利技术的实施例的、在应变增强开口中已经形成应变诱导外延层之后的图5C的一对横截面图示。图6是实现本专利技术的一个或多个实施例的插入器的横截面图示。图7是包含根据本专利技术的实施例构建的一个或多个晶体管的计算装置的示意图。具体实施方式本文中描述的是包含半导体器件的系统和形成这样的半导体器件的方法。在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实现方式的各种方面，以将他们的工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员将明显的是，本专利技术可以仅用所描述的方面中的一些来实践。出于解释的目的，阐述特定数目、材料和配置以便提供对说明性实现方式的透彻理解。然而，对于本领域技术人员将明显的是，可以在没有特定细节的情况下实践本专利技术。在其他情况下，公知的特征被省略或简化以便不使说明性实现方式模糊不清。将作为多个分立的操作，继而以最有助于理解本专利技术的方式来描述各种操作，然而，描述的顺序不应被解释为暗示这些操作必然是顺序相关的。特别地，这些操作不需要按照呈现的顺序来执行。如上面所描述的，可以通过在沟道区域中诱导应变来增加载流子迁移率。本专利技术的实施例包含通过在晶体管器件的背侧上形成应变诱导层和/或通过去除其上形成有沟道区域的应变限制半导体衬底来在沟道中诱导应变。如上面所描述的，沟道区域下面的衬底的存在限制了沟道中能够诱导的应变的量。因此，本专利技术的实施例可以在已经形成晶体管之后利用背侧显露工艺，其能够使晶体管的背侧暴露。在晶体管的背侧显露的情况下，本专利技术的实施例可以去除沟道区域下面的半导体衬底、源极/漏极（S/D）区域或两者的组合。附加地，当晶体管下面的半导体衬底被显露时，也可以形成应变诱导外延层以进一步增加沟道中的应变。本专利技术的实施例还可以包含在晶体管的前侧和背侧上形成应变诱导层。图1A是不包含应变诱导层的非平面晶体管器件的横截面图示。如图1A所图示的，示出了单个晶体管器件，但是实施例不限于这样的配置，并且理解的是，可以在衬底上制作多个晶体管，诸如金属氧化物半导体场效应晶体管（MOSFET或简单地，MOS晶体管）。在本专利技术的各种实施例中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。在所图示的实施例中，示出了非平面晶体管。非平面晶体管包含FinFET晶体管诸如双栅极晶体管和三栅极晶体管，以及包裹环绕（wrap-around）或全环绕（all-around）栅极晶体管，诸如纳米带和纳米线晶体管。本专利技术的实施例可以在诸如半导体衬底的衬底102上形成或执行。在一个实施例中，半导体衬底102可以是使用块体硅或绝缘体上硅基体结构形成的晶体衬底。在其他实现方式中，半导体衬底102可以使用替换材料形成，替换材料可以或可以不与硅组合，替换材料包含但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、硅锗、或III-V族或IV族材料的其他组合。尽管这里描述了可以由其形成衬底的材料的几个示例，但是可以用作在其上可以构建半导体器件的基底的任何材料落入本专利技术的精神和范围之内。根据实施例，可以在半导体衬底102中形成沟槽隔离氧化物104。在实施例中，沟槽隔离氧化物104可以填充衬底中的沟槽，该沟槽限定了其上形成有MOS晶体管的多个鳍状物。根据实施例，沟槽隔离氧化物104可以是任何合适的氧化物、氮化物或任何其他绝缘材料。例如，沟槽隔离氧化物104可以是二氧化硅或氮氧化物。每个MOS晶体管包含由至少两个层——栅极介电层142和栅极电极层140（其两者均在沿着虚线1-1’的横截面视图中图示）形成的栅极堆叠。栅极介电层142可以包含一个层或层的堆叠。一个或多个层可以包含氧化硅、二氧化硅（SiO2）和/或高k介电材料。高k介电材料可以包含诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用在栅极介电层中的高k材料的示例包含但不限于氧化铪、硅酸铪氧化物、氧化镧、氧化铝镧、氧化锆、硅酸锆氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，当使用高k材料时，可以对栅极介电层142执行退火工艺以改善其质量。栅极电极层140形成在栅极介电层142上，并且取决于晶体管将是PMOS还是N本文档来自技高网...

【技术保护点】
一种非平面晶体管，包括：半导体衬底；通过沟道区域与第二S/D区域分离的第一源极/漏极（S/D）区域，其中，所述第一S/D区域和所述第二S/D区域形成在所述半导体衬底之上；形成在所述沟道区域之上的栅极堆叠；以及穿过所述半导体衬底形成的应变增强开口，其中，所述应变增强开口暴露所述沟道区域的底表面。

【技术特征摘要】
【国外来华专利技术】1.一种非平面晶体管，包括：半导体衬底；通过沟道区域与第二S/D区域分离的第一源极/漏极（S/D）区域，其中，所述第一S/D区域和所述第二S/D区域形成在所述半导体衬底之上；形成在所述沟道区域之上的栅极堆叠；以及穿过所述半导体衬底形成的应变增强开口，其中，所述应变增强开口暴露所述沟道区域的底表面。2.根据权利要求1所述的非平面晶体管，其中，所述应变增强开口填充有氧化物材料。3.根据权利要求1所述的非平面晶体管，其中，所述应变增强开口在所述第一S/D区域和所述第二S/D区域下面延伸。4.根据权利要求1所述的非平面晶体管，还包括：形成在所述第一S/D区域和所述第二S/D区域之上的前侧应变诱导层。5.根据权利要求4所述的非平面晶体管，还包括：形成在所述S/D区域的底表面之上的背侧应变诱导层。6.根据权利要求5所述的非平面晶体管，其中，所述应变增强开口填充有氧化物材料，并且所述氧化物材料的厚度基本上等于或小于所述背侧应变诱导层的厚度。7.根据权利要求4所述的非平面晶体管，其中，所述前侧应变诱导层在所述沟道区域中产生压缩应变。8.根据权利要求1所述的非平面晶体管，其中，所述第一S/D区域和所述第二S/D区域延伸到所述半导体衬底中。9.根据权利要求8所述的非平面晶体管，其中，所述衬底的在所述第一S/D区域和所述第二S/D区域下面的部分被去除。10.根据权利要求8所述的非平面晶体管，其中，所述应变增强开口与所述第一S/D区域和所述第二S/D区域自对准。11.根据权利要求1所述的非平面晶体管，其中，在所述应变增强开口中形成与所述沟道区域接触的背侧应变诱导层。12.根据权利要求11所述的非平面晶体管，其中，在所述沟道区域中诱导拉伸应变。13.一种形成应变晶体管器件的方法，包括：在半导体衬底之上形成非平面金属氧化物半导体（MOS）晶体管；在背面对所述半导体衬底的至少一部分进行抛光；以及在所述半导体衬底中形成应变增强开口，其中，所述应变增强开口暴露所述MOS晶体管的至少沟道区域的底表面。14.根据权利要求13所述的方法，还包括：在所述应变增强开口中沉积氧化物材料。15.根据权利要求13所述的方法，其中...

【专利技术属性】
技术研发人员：AD利拉克，SM策亚，R梅汉德鲁，P莫罗，PH凯斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US