以高效率转移应力之形成接触绝缘层之技术制造技术

通过在形成金属硅化物之前移除用于形成高度复杂的横向掺质分布的外间隔体１０９，得到与习知工艺兼容的高度工艺兼容性，同时可使接触衬垫层（ｃｏｎｔａｃｔ　　ｌｉｎｅｒ　　ｌａｙｅｒ）１１５的位置更加接近沟道区，从而使得有高效率的应力转移机构可用来在沟道区中产生对应的应变（ｓｔｒａｉｎ）。

【技术实现步骤摘要】
【国外来华专利技术】以高效率转移应力之形成接触绝缘层之技术专利技术所属之
一般而言，本专利技术是有关于集成电路的形成，且更具体而言，有关于在制造场效应晶体管的期间在有间隔体元件(spacer element) 的情形下形成接触绝缘层。先前技术集成电路的制造需要根据指定的电路布局在给定的芯片区上形成 大量的电路元件。 一般而言，目前实行多种工艺技术，其中，就复杂 的电路而言，例如微处理器、储存芯片、及其类似者，由于在操作速 度及/或耗电量方面有优异的特性，CMOS技术是目前最有效的方法。使 用CMOS技术制造复杂的集成电路时，形成数百万个互补晶体管(亦即， N型沟道晶体管与P型沟道晶体管)于包含结晶半导体层(crystalline semiconductor layer)的衬底上。不论所考虑的是N型沟道晶体管或 是P型沟道晶体管，MOS晶体管都包含所谓的PN结(junction),该PN 结系藉由经高度掺杂之漏极区与源极区的界面以及配置于漏极区与源 极区之间的反向掺杂沟道区(inversely doped channel region)所 形成。藉由形成于沟道区上且藉由薄的绝缘层使其与该沟道区分开的栅 极而控制该沟道区的导电系数(conductivity),亦即，导电沟道的驱 动电流能力。在施加适当的控制电压于栅极而形成导电沟道后，沟道 区的导电系数取决于掺质浓度、多数电荷载子(majority charge carrier)的移动率(mobility)、以及(就该沟道区在晶体管宽度方向 中的延伸为给定的情形而言)源极区与漏极区之间的距离(也被称作沟 道长度)。在此，在施加控制电压于栅极后，结合在绝缘层下快速产生 导电沟道的能力，沟道区的导电系数实质地决定MOS晶体管的效能。 因此，縮短沟道长度以及减少与其相关联的沟道电阻率(resistivity)， 使得沟道长度成为增加集成电路之操作速度的主要设计准则。不过，縮减晶体管的尺寸产生多个与此相关联的问题而必须予以处理以免不当地抵消掉稳定减少M0S晶体管之沟道长度所获得的有利条件。在此方面的一主要问题为发展出增强的光微影及蚀刻策略以便 可靠及可再生产地制造具有关键尺寸的电路元件(例如晶体管的栅极) 供新一代的装置使用。此外，在漏极区与源极区的垂直方向以及横向(lateral direction)中，需要高度复杂的掺质分布(dopant prof ile) 以提供与所欲之沟道的可控制性相结合的低片电阻率(sheet resistivity)与低接触电阻率。此外，以泄露电流的控制而言，PN 结相对于栅极绝缘层的垂直位置也是关键性的设计准则。在此，缩减 沟道长度也需要减少漏极区和源极区相对于栅极绝缘层及沟道区所形 成之界面的深度，从而需要复杂的注入技术。根据其它的方法，以对 该栅极有指定偏移(offset)的方式形成外延成长区(其系称作加高的 漏极区与源极区)以增加该加高之漏极区与源极区的导电系数，同时 维持对栅极绝缘层有浅的PN结。不拘所使用的技术方法，复杂的间隔体技术都需要产生高度复杂 的掺质分布且在栅极与漏极区及源极区中以自对齐(self-aligned)的方式形成金属硅化物区时作为掩模。由于连续减少关键尺寸的大小(亦 即，晶体管的栅极长度)，必需调整与上述工艺步骤有关的工艺技术甚 至可能发展新的工艺技术，已提出藉由增加给定沟道长度之沟道区内 的电荷载子移动率来增强晶体管元件的装置效能。原则上，可使用至 少两个机构，以组合或分开的方式，增加沟道区内的电荷载子移动率。 首先，可减少沟道区内的掺质浓度，从而降低电荷载子的散射情况而 使导电系数增加。不过，降低沟道区内的掺质浓度明显影响晶体管装 置的阈值电压，从而使得降低掺质浓度变成较不具吸引力的方法，除 非发展出可调整所欲之阈值电压的其它机构。第二，可修改沟道区内的晶格结构(lattice structure),例如 藉由产生拉伸应变(tensile strain)或压縮应变(compressive strain),这会导致电子及空穴的移动率改变。例如，在沟道区中产生 拉伸应变增加电子的移动率，其中，取决于拉伸应变的大小，可得到 移动率的增量达百分之20，接着，直接转变为导电系数的对应增量。 另一方面，沟道区内的压縮应力(compressive stress)可增加空穴的移动率，从而提供用来增强P型晶体管之效能的可能性。结果，已提出在沟道区中或下方导入，例如，硅/锗层或硅/碳层 以产生拉伸应力或压縮应力。虽然藉由在沟道区中或下方导入应力产 生层可显著增强晶体管效能，不过须大费工夫才能实现形成对应的应力层(stress layer)于习知且经充分证实的CMOS技术。例如，必须 开发额外的外延成长技术且具体实施于工艺流程内以便在沟道区中或 下方的适当位置形成含锗或碳的应力层。因此，显著增加工艺复杂度， 从而也增加生产成本以及生产良率降低的可能性。另一种有效的方法是在绝缘层内产生应力，该绝缘层系形成于晶 体管元件形成后以埋设该等晶体管且容纳金属接触栓(contact)以提 供电气连接至晶体管的漏极/源极区和栅极。该绝缘层通常包含至少一 蚀刻终止层或衬垫(etch stop layer or liner)与另一相对于该蚀 刻终止层或衬垫可选择性地加以蚀刻的介电层。在以下的说明中，此 绝缘层会被称作接触层且对应的蚀刻终止层将以接触衬垫层(contact liner layer)表示。为了得到用于在晶体管之沟道区中产生应变的有 效率之应力转移机构(stress transfer mechanism),必须将在沟道 区附近的接触衬垫层放置在靠近沟道区。不过，在需要三重间隔体方 法(triple spacer approach)以实现高度复杂之横向掺质分布的先 进晶体管架构中，是用间隔体吸收接触衬垫层中大量的应力，从 而使得习知的三重间隔体方法目前用来在先进晶体管的沟道区中产生 应变较不具吸引力，尽管相较于外延成长应力层具有工艺复杂度上的 优点。鉴于上述情况，亟须一种能在沟道区中产生应力的改良技术而不 需要既复杂又昂贵的外延成长技术。
技术实现思路
以下提出本专利技术的精简概要以供基本了解本专利技术的一些方面。此 概要不是本专利技术的详尽概观，不是旨在识别本专利技术的关键性或重要元 件或描述本专利技术的范畴。其唯一的目的是要以简化的形式提出一些概 念作为以下所述较详细的说明的前言。一般而言，本专利技术是针对一种使得形成接近各个晶体管元件的沟 道区的接触衬垫层(亦即，用来埋设晶体管元件以形成电气接触贯穿其中的介电层堆栈的蚀刻终止层)成为可能的技术。因此，可形成或处理该接触衬垫层以呈现指定的内应力(internal stress),然后以 高效率将该内应力转移到沟道区以便在那产生对应的应变，从而提供 改善电荷载子移动率(mobility)及因而提高晶体管元件的整体效能的 可能性。根据本专利技术的一示范具体实施例，提供一种方法，包含形成包 含栅极结构的晶体管元件，该栅极结构包含至少一内间隔体元件与外 间隔体元件。此外，随后将该外间隔体元件移除以及在该晶体管元件 上形成接触衬垫层。根据本专利技术的另一示范具体实施例，提供一种方法，包含形成 具有第一栅极结构的第一晶体管元件，该第一本文档来自技高网...

【技术保护点】
一种方法，包含下列步骤：　　　　形成包含栅极结构１０２的晶体管元件１５０，该栅极结构包含至少一个内间隔体元件１０７与一个外间隔体元件１０９；　　　　移除该外间隔体元件１０９；以及　　　　在该晶体管元件１５０上形成接触衬垫层１１５。

【技术特征摘要】
【国外来华专利技术】DE 2005-4-29 10 2005 020 133.4;US 2005-11-29 11/281.一种方法，包含下列步骤形成包含栅极结构102的晶体管元件150，该栅极结构包含至少一个内间隔体元件107与一个外间隔体元件109；移除该外间隔体元件109；以及在该晶体管元件150上形成接触衬垫层115。2. 如权利要求1所述的方法，其中形成该晶体管元件的步骤包含在半导体区上形成栅极102;形成至少一个与该栅极102的 侧壁相邻的该内间隔体元件107形成蚀刻终止层110以分隔该至少一个内间隔体元件107与该外间隔体元件109;以及使用该内间隔体元件与外间隔体元件作为注入掩模形成漏 极/源极区111。3. 如权利要求l所述的方法，其中形成该接触衬垫层115的步骤包含沉积介电材料并使用沉积参数在该接触衬垫层中实现预定的内应力。4. 如权利要求2所述的方法，还包含在形成该接触衬垫层115之 前在该栅极102及该漏极/源极区111上形成硅化物区，其中在形 成该硅化物区之前移除该外间隔体元件109。5. 如权利要求4所述的方法，其中形成该外间隔体元件109的步骤 包含沉积该蚀刻终止层110、沉积间隔体材料层、各向异性蚀 刻该间隔体材料层以形成该外间隔体元件109、以及使用该外间 隔体元件109作为蚀刻掩模蚀刻该蚀刻终止层110。6. 如权利要求l所述的...

【专利技术属性】
技术研发人员：T卡姆勒，A魏，M伦斯基，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]