晶体管的制造方法、形成沟道阻绝的方法以及半导体元件技术

本发明专利技术提供一种金属氧化物半导体晶体管的制造方法，此方法例如是先提供基底，于基底中形成第一导电型阱区。然后，于第一导电型阱区的基底上形成栅极结构。并于栅极结构两侧的基底中形成第二导电型源极／漏极区。而后，对基底进行第一导电型离子注入工艺，穿透栅极结构而于第二导电型源极／漏极区下方的基底中形成第一导电型掺杂区，其中第一导电型掺杂区的深度大于第一导电型阱区的深度。

【技术实现步骤摘要】

本专利技术是有关于一种集成电路的制造方法与结构，且特别是有关于一种金属氧化物半导体晶体管的制造方法、形成沟道阻绝的方法，以及一种半导体元件。
技术介绍
随着集成电路的蓬勃发展，电子产品的种类也越来越多样，为了符合各种产品的需求，除了一般低压元件之外，也需要能够耐受高电压的高压元件。高压元件一般是指可以耐受20 ~ 200伏特高压的元件而言。另一方面，由于半导体元件的尺寸日益缩小，元件的沟道长度也会跟着缩短，对高压元件而言，施加于高压元件栅极上的高电压会提高沟道电场的强度，而产生栅极诱发漏极漏电(GIDL)效应。由于沟道内电子的能量增强，很容易就会造成电击穿(Electrical Breakdown)的现象，导致高压元件的击穿电压下降，降低元件的可靠度。此外，请参照图2，为了防止高压元件245之间的漏电或短路，除了使用隔离结构210,还会在高压元件245与隔离结构210下方，形成一整层与源极/漏极区240相反导电型的掺杂区260,来抑制漏电的发生。然而，这层掺杂区260的形成会强化体效应(Body Effect),,导致元件的阈值电压(Threshold Voltage)升高，而增加元件的耗电量，并且降低产品的良率。
技术实现思路
本专利技术提供一种金属氧化物半导体晶体管的制造方法，可以抑制基底中栅极诸发漏极漏电流的产生，提高晶体管的击穿电压，还可以降低体效应，获得良率高、元件效能佳的金属氧化物半导体晶体管。本专利技术提供一种形成沟道阻绝的方法，穿透高压元件进行离子注入，仅于源极/漏极区下方，形成与源极/漏极区相反导电型的轻掺杂区，而得以降低体效应对高压元件产生的不良影响。本专利技术提出一种金属氧化物半导体晶体管的制造方法，此方法例如是先提供基底，于基底中形成第一导电型阱区。然后，于第一导电型阱区的基底上形成栅极结构。并于栅极结构两侧的基底中形成第二导电型源极/漏极区。而后，对基底进行第一导电型离子注入工艺，穿透栅极结构而于第二导电型源极/漏极区下方的基底中形成第一导电型掺杂区，其中第一导电型掺杂区的深度大于第一导电型阱区的深度。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中基底中已形成有多个隔离结构，且第 一导电型阱区设置于隔离结构之间的基底中。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中第一导电型掺杂区延伸至隔离结构下方的基底中。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中第一导电型离子注入工艺的注入浓度介于1011- 1012 ions/cm2之间。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中第一导电型离子注入工艺的注入能量依据栅极结构高度与基底中隔离结构深度而定。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，还包括于形成第二导电型源极/漏极区的过程中，于第二导电型源极/漏极区之中形成一第一导电型淡掺杂区。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，还包括于进行第一导电型离子注入工艺之后，于第二导电型源极/漏极区顶部形成一第二导电型接点区。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中第二导电型接点区的离子浓度大于第二导电型源极/漏极区的离子浓度。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中栅极结构由下而上包括一栅介电层与 一栅极。栅极的材质例如是多晶硅。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中栅极结构还包括一金属硅化物层，设置于栅极上。在本专利技术之一实施例中，上述的金属氧化物半导体晶体管的制造方法，其中第一导电型为P型，第二导电型为N型。上述的金属氧化物半导体晶体管的制造方法，因于第二导电型源极/漏极区之中，形成相反导电型的掺杂区，可以提高金属氧化物半导体晶体管的击穿电压；此外，透过栅极结构，在第二导电型源极/漏极区下方形成了第一导电型掺杂区，还可以达到降低体效应而维持阈值电压的优点。一种形成沟道阻绝的方法，适用于一基底，基底中已形成有多个隔离结构，隔离结构之间形成有高压元件，高压元件包括一源极/漏极区。此方法例如是穿透高压元件，对基底进行一离子注入工艺，于源极/漏极区下方形成一在本专利技术之一实施例中，上述的形成沟道阻绝的方法，轻掺杂区还包括延伸至隔离结构下方的基底中。在本专利技术之一实施例中，上述的形成沟道阻绝的方法，其中轻掺杂区的深度大于源极/漏极区的深度。在本专利技术之一实施例中，上述的形成沟道阻绝的方法，还包括于形成高压元件之前，于隔离结构之间的基底中形成一阱区，阱区与轻掺杂区具有相同的导电型。在本专利技术之一实施例中，上述的形成沟道阻绝的方法，其中阱区的深度小于轻掺杂区的深度。在本专利技术之一实施例中，上述的形成沟道阻绝的方法，其中高压元件包括高压金属氧化物半导体晶体管。本专利技术提出一种半导体元件，包括基底、阱区、栅极结构、源极/漏极区与掺杂区。基底中已形成有多个隔离结构，阱区设置于隔离结构之间的基底中，栅极结构设置于隔离结构之间的基底上。源极/漏极区设置于栅极结构两侧的阱区中。掺杂区只设置于源极/漏极区下方的基底中，掺杂区的深度大于源极/漏极区、阱区的深度，且掺杂区与与阱区具有相同的导电型，与源极/漏极区则具有相反的导电型。在本专利技术之一实施例中，上述的半导体元件，其中掺杂区延伸至隔离结构下方的基底中。在本专利技术之一实施例中，上述的半导体元件，其中栅极结构由下而上包括栅介电层与栅极。在本专利技术之一实施例中，上述的半导体元件，其中栅极的材质包括多晶硅。6在本专利技术之一实施例中，上述的半导体元件，其中栅极结构还包括一层金属硅化物层，设置于栅极上。..上述形成沟道阻绝的方法，在具有隔离结构与高压元件的基底上，进行离子注入，而在源极/漏极区与隔离结构下方形成掺杂区，既可以阻绝相邻高压元件之间产生漏电、短路的不正常导通情形，也有助于降低体效应对高压元件的影响。为让本专利技术之上述特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。附图说明图1A至图1D是绘示本专利技术一实施例之一种金属氧化物半导体晶体管的制造流程剖面图。图2是绘示公知高压元件的结构剖面图。主要元件符号说明100、200:基底110、 210:隔离结构120第一导电型阱区1304册才及结构133栅介电层135栅极137金属硅化物层139间隙壁140、 240:第二导电型源极/漏极区140a:第一导电型淡掺杂区145金属氧化物半导体晶体管150第一导电型离子注入160第一导电型掺杂区163层间介电层165接触洞170第二导电型接点区245高压元件260掺杂区具体实施例方式图1A至图1C是绘示本专利技术一实施例之一种金属氧化物半导体晶体管的制造流程剖面图。请参照图1A,首先提供基底100,基底100例如是硅基底、SOI(siliconon insulator)基底或是三-五族半导体基底。基底100例如是P型基底或是N型基底。接着，于基底100中形成隔离结构110。隔离结构UO例如是浅沟槽隔离结构(STI)。当然，隔离结构110也可以是场氧化层(FOX)。隔离结构7110的形成方法应为本领域的技术人员所周知，于此不再赘述。然后，于隔离结构110之亂的基底100中形成第一导本文档来自技高网...

【技术保护点】
一种金属氧化物半导体晶体管的制造方法，包括：　提供一基底；　在该基底中形成一第一导电型阱区；　在该第一导电型阱区的该基底上形成一栅极结构；　在该栅极结构两侧的该基底中形成一第二导电型源极／漏极区；以及　对该基底 进行第一导电型离子注入工艺，该第一导电型离子注入工艺穿透该栅极结构，在该第二导电型源极／漏极区下方的该基底中形成一第一导电型掺杂区，其中该第一导电型掺杂区的深度大于该第一导电型阱区的深度。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵志明，黄汉屏，毕嘉慧，清水悟，音居尚和，
申请(专利权)人：力晶半导体股份有限公司，株式会社瑞萨科技，
类型：发明
国别省市：71[中国|台湾]