一种放大器电路，其包括的输入级具有跨导级，该跨导级包括第一和第二输入晶体管（６０Ａ）和第一尾电流源，第一和第二输入晶体管的栅极分别耦合到第一和第二输入信号。一种体电极电容驱动器（１５）包括第三和第四输入晶体管、第一和第二关联的级联晶体管（１１１Ａ）和第二尾电流源，该第二尾电流源耦合到所述第三和第四输入晶体管的源极和体电极并且耦合到所述第一和第二输入晶体管的体电极。所述第三和第四输入晶体管的栅极分别耦合到所述第一和第二输入电压信号，并且所述第一和第二级联晶体管的栅极分别耦合到所述第二和第一输入电压信号。
【技术实现步骤摘要】
【国外来华专利技术】0001本专利技术一般涉及放大器电路，且更具体地涉及通过克服由与输入场效应晶体管的体电极相关联的电容带来的缺点，来改善放大器性能。
技术介绍
0002与高速运算放大器的输入级相关的体电极电容降低了放大器的 转换速率/压摆率，并且也造成运算放大器对大幅值的输入阶跃信号的正 沿和负沿的不对称响应。现有技术图1图示说明包括差分输入跨导级2 的运算放大器，该差分输入跨导级2包括输入晶体管6A和6B， 二者的 源极通过导体8连接到尾电流源7。输入晶体管6A和6B的体电极通过 导体10连接到电源电压Vdd的正扱。输入晶体管6A和6B的漏极连接 到现有技术折叠式级联级3的输入，折叠式级联级3的输出连接到传统 AB类的级4的输入。0003在现有技术图1的电路中，输入晶体管的体电极的体电极电容 Cb不会显著影响通过运算放大器的输入信号(Vin=Vin+-Vin-)的信号路 径。但是，运算放大器的CMRR(共模抑制比)会由于输入晶体管6A和 6B的不匹配被降低，因为CMRR是输入晶体管6A和6B的源-漏极电压 的函数。0004现有技术图2示出了类似的跨导输入级2A的另一配置，其中其 输入晶体管6A和6B的体电极通过导体10A连接到共源导体8，而不是 连接到图1中的vdd。级联晶体管IIA耦合在输入晶体管6A的漏极与输 出导体9A之间，其栅极也连接到Vin-，而级联晶体管11B耦合在输入晶 体管6B的漏极和输出导体9B之间，其栅极连接到Vin+。级联晶体管11A 和11B通过提供输入晶体管6A和6B两端的相对恒定的漏-源电压使运算 放大器的CMRR得到改善。但是，现有技术图2的电路配置使体电极电 容Cb被耦合，以直接加载放大器信号路径，从而通过引起更低的建立时 间和不对称的转换速率来降低放大器的大信号响应。0005具体地，如果这些输入晶体管的体电极被直接连接到它们的源极，如图2所示，则总的体电极电容Cb可被视为被直接添加到信号路径 ili容。这会导致上述的不对称转换操作(slewing operation),其中Vout 的上升沿比下降沿更加缓慢。对于大多数运算放大器来说，转换速率由 总的输入级尾电流确定，该电流由密勒(Miller)补偿电容CM分流。如 果所有输入级尾电流流到Miller补偿电容CM，则响应运算放大器阶跃输 入脉冲的上升沿或下降沿时上述现象是否出现就不重要了。但是，如果 输入晶体管6A和6B的体电极电容Cb被直接连接到其源极，则与输入 晶体管6A和6B的体电极关联的总的增加的电容必须在转换操作的过程 中被充电或放电，从而导致更低的转换速率。0006在放大器输入电压的上升沿期间，有些尾电流将流到输入晶体 管6A和6B的源极电容，所以可用于对运算放大器输出级4的Miller补 偿电容CM进行充电的尾电流是较少的，从而导致转换速率降低。0007在输入阶跃脉冲的下降沿期间，输入晶体管6A和6B的共源导 体8的电压将减小。共源导体8上的总电容——包括输入晶体管6A和 6B的源极电容和总的体电极电容Cb—一将通过输入晶体管6A和6B以 及导体9A和9B，并且通过折叠式级联级3的信号路径被放电至Miller 补偿电容CM，并将产生幅值基本大于输入级2A的尾电流I1的电流。这 将导致转换速率基本上比输入阶跃电压脉冲的上升沿时的转换速率快。 因此，对阶跃电压输入脉冲的上升沿和下降沿进行响应的转换速率是不 对称的。0008以前，传统的缓冲电路已经被用于驱动运算放大器输入级场效 应晶体管的体电极，但是如果是这样，则应当发现该方法具有明显的争 议，因为传统的缓冲电路的一些尾电流会泄漏到集成电路衬底或地线， 即被浪费，并因此导致可用于驱动体电极电容Cb的尾电流较少。如果充 分地增加尾电流以驱动体电极电容从而提高输出转换速率，则将导致过 多的功率消耗。0009因此，存在对可提供对称的转换速率的放大器输入级的尚未被 满足的需求。0010还存在对可提供对称的转换速率和快速的信号建立时间的放大器输入级的尚未被满足的需求。0011还存在对可提供对称的转换速率和快速的信号建立时间且不会 带来不可接受的增加的功率消耗的放大器输入级的尚未被满足的需求。
技术实现思路
0012本专利技术的一个目标是提供一种可提供对称的转换速率的放大器 输入级。0013本专利技术的另一目标是提供一种运算放大器，其包括的跨导输入 级提供对称的放大器转换速率和快速的信号建立时间。0014本专利技术的另一目标是提供一种运算放大器，其包括的输入级提 供对称的放大器转换速率和快速的信号建立时间且不会带来不可接受的 增加的功率消耗。0015简单描述并根据一个实施例，本专利技术提供具有输入级(2B)的 放大器电路(100)，该输入级(2B)包括跨导级(2C),该跨导级(2C) 包括第一 (6A)和第二 (6B)输入晶体管以及第一尾电流源(11)，每个 输入晶体管具有源极、漏极、栅极和体电极，该第一尾电流源(II)被耦 合到第一 (6A)和第二 (6B)输入晶体管的源极，第一 (6A)和第二 (6B) 输入晶体管的栅极分别被耦合到第一 (Vin-)和第二 (Vin+)输入电压信 号。输入级(2B)还包括体电极电容驱动器电路(15)，该体电极电容驱 动器电路(15)包括第三(60A)和第四(60B)输入晶体管以及第一(111A) 和第二 (111B)级联晶体管和第二尾电流源(12)，每个晶体管具有源极、 漏极、栅极和体电极，该第二尾电流源(12)被耦合到第三(60A)和第 四(60B)输入晶体管的源极和体电极，并且还被耦合到第一 (6A)和 第二 (6B)输入晶体管的体电极。第三(60A)和第四(60B)输入晶体 管的栅极分别被耦合到第一 (Vin-)和第二 (Vin+)输入电压信号。第一(111A)和第二(lllB)级联晶体管的栅极分别被交叉耦合到第二(Vin+) 和第一 (Vin-)输入电压信号。第一级联晶体管(111A)的源极和漏极 分别被耦合到第三输入晶体管(60A)的漏极和基准电压导体(GND)， 并且第二级联晶体管(111B)的源极和漏极分别被耦合到第四输入晶体 管(60B)的漏极和基准电压导体(GND)。第一输出导体(9A)被耦合到第一输入晶体管(6A)的漏极，而第二输出导体(9B)被耦合到第二 输入晶体管(6B)的漏极。0016在所述实施例中，跨导级(2C)包括第三(11A)和第四(11B) 级联晶体管，其中第三级联晶体管(11A)的源极和漏极分别被耦合到第 一输入晶体管(6A)的漏极和第一输出导体(9A)。第四级联晶体管(11B) 的源极和漏极分别被耦合到第二输入晶体管(6B)的漏极和第二输出导 体(9B)。第三(11A)和第四(11B)级联晶体管的栅极分别耦合到第 一 (Vin-)和第二 (Vin+)输入电压信号。第一 (9A)和第二 (9B)输 出导体被耦合到折叠式级联级(3)的输入，折叠式级联级(3)的输出 被耦合到的AB类输出级(4)的输入。0017在一个实施例中，本专利技术提供一种操作放大电路以改善转换操 作的速度和对称性的方法，该方法包括提供一跨导级(2C)，该跨导级(2C)包括第一 (6A)和第二 (6B)输入晶体管和耦合到该第一 (6A) 与第二 (6B)输入晶体管的本文档来自技高网...
【技术保护点】
一种放大器电路，其包括一输入级，所述输入级包括： （ａ）一跨导级，其包括第一和第二输入晶体管和第一尾电流源，所述第一和第二输入晶体管中的每一个都具有源极、漏极、栅极和体电极，所述第一尾电流源被耦合到所述第一和第二输入晶体管的源极，所述 第一和第二输入晶体管的栅极分别被耦合到第一和第二输入电压信号； （ｂ）体电极电容驱动器电路，其包括第三和第四输入晶体管、第一和第二级联晶体管和第二尾电流源，每个晶体管具有源极、漏极、栅极和体电极，所述第二尾电流源被耦合到所述第三和第四 输入晶体管的源极和体电极，并且还被耦合到所述第一和第二输入晶体管的所述体电极，所述第三和第四输入晶体管的栅极分别被耦合到所述第一和第二输入电压信号，所述第一和第二级联晶体管的栅极分别被交叉耦合到所述第二和第一输入电压信号，所述第一级联晶体管的源极和漏极分别被耦合到所述第三输入晶体管的漏极和一基准电压导体，所述第二级联晶体管的源极和漏极分别被耦合到所述第四输入晶体管的漏极和所述基准电压导体；和 （ｃ）耦合到所述第一输入晶体管的漏极的第一输出导体和耦合到所述第二输入晶体管的 漏极的第二输出导体。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：H张，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]
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