制作背侧金属的接触部的卷绕源极/漏极方法技术

一种设备包含：电路结构，其包含第一侧和相反的第二侧，第一侧包含具有多个器件的器件层；耦合到第一侧上的多个器件中的一个的导电接触部；以及部署在该结构的第二侧上并耦合到传导接触部的导电互连。一种方法包含：形成包含位于源极和漏极之间的沟道与位于沟道上限定器件的第一侧的栅极电极的晶体管器件；从第一侧形成到源极和漏极中的一个的导电接触部；以及在器件的第二侧上形成互连，其中互连耦合到接触部。

Winding source / drain method for making contact parts of back metal

A device includes a circuit structure comprising the first side and the opposite second sides, the first side contains a device layer with a plurality of devices, a conductive contact part coupled to one of the plurality of devices on the first side, and a conductive interconnect deployed on the second side of the structure and coupled to the conduction contact part. A method comprises the formation of a transistor device consisting of a channel and a gate electrode located at the first side of a limiting device on the channel between the source and the drain and the conducting contact part from the first side to one in the source and the drain; and on the second side of the device to form a connection, in which the interconnect is coupled to the contact part.

【技术实现步骤摘要】
【国外来华专利技术】制作背侧金属的接触部的卷绕源极/漏极方法
半导体器件包含具有来自器件背侧的电连接的器件。
技术介绍
过去几十年，集成电路中的特征的缩放已经成为日益增长的半导体行业背后的驱动力。缩放到越来越小的特征实现在半导体芯片的有限基板面上的功能单元的增加密度。例如，缩小晶体管大小允许在芯片上结合增加数量的存储器器件，从而引起具有增加的容量的产品的制造。但是，对于更多的容量的驱动并不是没有问题的。用来优化每个器件的性能的必要性变得日益显著。诸如中央处理单元器件的未来电路器件将预期在单个管芯（dye）或芯片中集成的高性能器件和低电容、低功率器件。附图说明图1示出位于衬底上的三维晶体管器件的一部分的顶部侧透视图，其是例如晶圆上的集成电路管芯或芯片的一部分。图2示出在形成到晶体管器件的接触部开口或通孔之后的图1的结构。图3A-3C示出经过图2的结构的横截面侧视图。图4示出在形成到三维晶体管器件结构的接触部和互连之后的图2的结构。图5A-5C示出经过图4的结构的横截面侧视图。图6A-6C示出在倒置或倒装该结构并将该结构连接到载体之后的图5A-5C的结构。图7A-7C示出在去除或变薄衬底以便暴露器件的鳍的第二侧或背侧之后的图6A-6C的结构。图8A-8C示出在晶体管器件的背侧上沉积电介质材料之后的图7A-7C的结构。图9A-9C示出在将晶体管器件的背侧上的电介质材料进行图案化之后的图8A-8C的结构。图10A-10C示出在利用传导接触材料填充电介质材料中的通孔开口之后的图9A-9C的结构，并示出连接到源极接触部以作为第一背侧互连或金属层的一部分的互连。图11示出经过在源极区域中只在鳍的一侧上具有从器件层次（stratum）的第一侧延伸到器件层次的第二侧的接触部的三维晶体管器件的源极区域的横截面的代表性示例。图12示出包含连接到封装衬底的集成电路芯片或管芯的组合件的一个实施例的横截面示意性侧视图。图13是用来形成到连接到背侧金属化部的三维晶体管器件的源极和漏极的卷绕接触部的工艺的流程图。图14是实现一个或多个实施例的内插器。图15图示计算器件的实施例。具体实施方式本文中描述的实施例涉及半导体器件，其包含在器件的背侧下方或在其上具有互连或接线的非平面半导体器件（例如，三维器件）。这样的实施例通过利用背侧显露和背侧处理来实现。描述的实施例包含一种设备，该设备包含：电路结构，其包括第一侧和相反的第二侧，第一侧包含器件层，其包含多个器件；耦合到第一侧上的多个器件中的一个的导电接触部；以及部署在第二侧上并连接到传导接触部的导电互连。还描述形成这样的器件的实施例。背侧显露处理允许在能够制造的连接的类型中的灵活性。图1-10C描述形成三维或非平面半导体器件的方法或工艺，该三维或非平面半导体器件包含在该结构的非器件侧或背侧上的电连接。在一个实施例中，器件是三维金属氧化物半导体场效应晶体管（MOSFET），并且它是隔离器件，或者是多个嵌套式器件中的一个器件。如将领会，对于典型的集成电路，可在单个衬底上制造N-沟道和P-沟道晶体管以便形成互补金属氧化物半导体（CMOS）集成电路。此外，可制造附加互连以便将这些器件集成到集成电路中。在制造诸如多栅极晶体管和FinFET的非平面晶体管中，可利用非平面半导体本体来形成通常具有在相对小的栅极长度（例如，小于约30nm）的情况下完全耗尽的能力的晶体管。这些半导体本体通常是鳍形的，并且因此通常称为晶体管“鳍”。例如，在三栅极晶体管中，晶体管鳍具有在块体半导体衬底或绝缘体上硅衬底上形成的顶部表面和两个相反侧壁。可在半导体本体的顶部表面或上表面和侧壁上形成栅极电介质，并且可在半导体本体的顶部表面或上表面上的栅极电介质之上以及在与半导体本体的侧壁上的栅极电介质相邻地形成栅极电极。由于栅极电介质和栅极电极与半导体本体的三个表面相邻，所以形成三个单独的沟道和栅极。由于存在形成的三个单独沟道，所以当晶体管接通时，能够完全耗尽半导体本体。关于finFET晶体管，栅极材料和电极接触半导体本体的侧壁，使得形成两个单独沟道。图1示出半导体或绝缘体上半导体（SOI）衬底的一部分的顶部侧透视图，其是例如晶圆上的集成电路管芯或芯片的一部分。特别地，图1示出包含硅或SOI的衬底110的结构100。重叠衬底110的是可选的缓冲层120。在一个实施例中，缓冲层是在一个实施例中通过生长技术在衬底110上引入的硅锗缓冲层。代表性地，缓冲层120具有大约几百纳米（nm）的代表性厚度。在图1所图示的实施例中部署在可选缓冲层120和衬底110的表面（如所看到的上表面）是诸如N-型晶体管器件或P-型晶体管器件的晶体管器件的一部分。在该实施例中与N-型或P-型晶体管器件共有的是部署在缓冲层120的表面上的本体或鳍130。在一个实施例中，鳍130由诸如硅、硅锗或III-V族或IV-V族半导体材料的半导体材料形成。在一个实施例中，根据用于形成三维集成电路器件的常规处理技术来形成鳍130的材料。代表性地，在衬底上外延生长半导体材料，并然后将它形成为鳍130（例如，通过掩蔽和蚀刻工艺）。在一个实施例中，鳍130具有大于高度尺寸H的长度尺寸L。代表性的长度范围约为10纳米（nm）到1毫米（mm），并且代表性的高度范围约为5nm到200nm。鳍130也具有代表性约为4-10nm的宽度W。如所图示，鳍130是从衬底110的表面或在衬底110的表面上（或者可选地从缓冲层120或在缓冲层120上）延伸的三维本体。如图1所图示的三维本体是从如所看到的缓冲层120的表面突出的具有相反侧（第一侧和第二侧）的长方形本体。领会的是，在处理这样的本体时，利用可用的加工工具（tooling），真正长方形的外形可能是不可实现的，而是可能导致其它形状。代表性形状包含但不限于梯形形状（例如，底部比顶部宽）和弓形形状。在图1的结构的实施例中部署在鳍130上的是栅极堆。在一个实施例中，栅极堆包含例如二氧化硅或具有大于二氧化硅的电介质常数的电介质材料（高k电介质材料）的栅极电介质层。在一个实施例中，部署在栅极电介质层上的是例如金属的栅极125。栅极堆可包含位于其相反侧上的电介质材料的间隔器150。间隔器150的代表性材料是诸如氮化硅（SiN）或碳氮化硅（SiCN）的低k材料。图1示出位于鳍130上以及与栅极堆的侧壁相邻的间隔器150。在鳍130上或在其中在栅极堆的相反侧上形成的是结区域（源极140A和漏极140B）。在一个实施例中，为了形成三维晶体管结构，例如通过毯覆式沉积（blanketdeposition），后跟牺牲或虚拟栅极材料的毯覆式沉积而在鳍130上形成栅极电介质材料。在该结构之上引入掩模材料，并将其进行图案化以便保护指定沟道区域之上的栅极堆材料（具有牺牲或虚拟栅极材料的栅极堆）。然后，利用蚀刻工艺来去除不预期区中的栅极堆材料，并对指定沟道区域之上的栅极堆进行图案化。然后，形成间隔器150。用来形成间隔器150的一种技术是要在该结构上沉积膜，保护预期区中的膜，并接着进行蚀刻以便将膜图案化为预期的间隔器尺寸。在鳍130和间隔器150上形成包含牺牲或虚拟栅极材料的栅极堆之后，在鳍130上或在其中形成结区域（源极和漏极）。在鳍130中在栅极堆（栅极电介质上的牺牲栅极电极）的相本文档来自技高网...

【技术保护点】
一种设备，包括：电路结构，其包括第一侧和相反的第二侧，所述第一侧包括器件层，所述器件层包括多个器件；耦合到所述第一侧上的所述多个器件中的一个的导电接触部；以及部署在所述结构的所述第二侧上并耦合到传导接触部的导电互连。

【技术特征摘要】
【国外来华专利技术】1.一种设备，包括：电路结构，其包括第一侧和相反的第二侧，所述第一侧包括器件层，所述器件层包括多个器件；耦合到所述第一侧上的所述多个器件中的一个的导电接触部；以及部署在所述结构的所述第二侧上并耦合到传导接触部的导电互连。2.如权利要求1所述的设备，其中所述器件包括包含第一侧壁和相反的第二侧壁的本体，其中所述传导接触部部署在所述第一侧壁和所述第二侧壁中的每个上。3.如权利要求2所述的设备，其中所述接触部包括部署在所述器件的所述第一侧壁上的第一部分和部署在所述第二侧壁上的第二部分，其中所述第一部分和所述第二部分中的每个在所述结构的所述第二侧的方向上从所述器件单独延伸。4.如权利要求3所述的设备，其中所述接触部包括器件侧接触部，所述设备还包括耦合到所述器件侧接触部的所述第一部分和所述第二部分中的每个的背侧接触部，并且其中所述互连连接到所述背侧接触部。5.如权利要求1所述的设备，其中所述互连是第一互连，所述设备还包括从所述结构的所述第一侧耦合到所述器件的第二导电互连。6.如权利要求1所述的设备，其中所述多个器件中的所述一个包括非平面晶体管器件，所述非平面晶体管器件包括源极和漏极，其包括包含第一侧壁和相反的第二侧壁的本体，其中所述接触部耦合到所述源极和漏极中的一个，并且这样的耦合部署在所述本体的所述第一侧壁和所述第二侧壁中的每个上。7.一种方法，包括：形成包括位于源极和漏极之间的沟道以及位于所述沟道上限定所述器件的第一侧的栅极电极的晶体管器件；从所述第一侧形成到所述源极和所述漏极中的一个的导电接触部；以及在所述器件的第二侧上形成互连，其中所述互连耦合到所述接触部。8.如权利要求7所述的方法，其中所述源极和所述漏极中的所述一个包括包含第一侧壁和相反的第二侧壁的本体，其中形成所述接触部包括在所述本体的所述第一侧壁和所述第二侧壁中的每个上部署这样的接触部。9.如权利要求8所述的方法，其中所述第一侧壁和所述第二侧壁分隔所述本体的厚度尺寸，并且形成所述接触部包括桥接所述厚度尺寸。10.如权利要求8所述的方法，其中所述接触部包括器件侧接触部，所述方法还包括形成耦合到所述器件侧接触部的所述第一部分和所述第二部分中的每个的背侧接触部...

【专利技术属性】
技术研发人员：P莫罗，K俊，IS宋，DW纳尔逊，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US