具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管制造技术

单片FET包括设置在衬底之上的第一半导体材料中的多数载流子沟道。在诸如栅极堆叠或牺牲栅极堆叠之类的掩模覆盖沟道区时，例如至少在沟道区的漏极端部上生长具有相对于沟道材料的带偏移的半导体材料的半导体衬垫以在沟道半导体和第三III‑V半导体材料的漏极区之间引入至少一个带偏移。在一些N型晶体管实施例中，带偏移是至少0.1eV的导带偏移。更宽带隙和导电偏移中的任一个或二者可能有助于降低的栅极感应漏极泄露（GIDL）。源极/漏极区通过半导体衬垫电气耦合至沟道区，该半导体衬垫可以是基本上未掺杂的（即本征的）或掺杂的。在一些实施例中，将半导体衬垫生长集成到栅极最后、源极/漏极再生长finFET制造工艺中。

High mobility field effect transistor with offset semiconductor source / drain liners

The monolithic FET includes a plurality of carrier channels in the first semiconductor material disposed on the substrate. At least one band offset is introduced between the channel semiconductor and the drain zone of the third III V semiconductor material when the semiconductor material with offset material with respect to the channel material is grown at least in the drain end of the channel area, such as the gate stacking or the sacrificial gate stacking. . In some N transistor embodiments, the band offset is at least 0.1eV conduction band offset. Any one or two of the wider band gaps and conduction offsets may help to reduce the gate induced drain leakage (GIDL). The source / drain region is electrically coupled to the channel region through the semiconductor pad, which can be basically undoped (intrinsic or doped). In some embodiments, semiconductor pad growth is integrated into the last gate and source / drain re growth finFET manufacturing process.

【技术实现步骤摘要】
【国外来华专利技术】具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管
本专利技术涉及具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管。
技术介绍
用以扩展集成电路（IC）的摩尔定律的努力已包括对采用除了硅以外的材料（诸如III-V化合物半导体材料（例如InP、InGaAs、InAs））的晶体管的开发。这些高迁移率材料系统通常显示比硅器件更高的载流子迁移率，并且因此它们的引入长期被认为是通向更快晶体管的路径。然而，连同更高的载流子迁移率一起，在场效应晶体管（FET）中，源极与漏极之间的断态（Ioff）泄漏可能会显著高于相等有效（电）沟道长度的基于硅的FET。在高断态漏极到栅极偏置的情况下，漏极与栅极绝缘体之间的带至带隧穿可以引起栅极感应漏极泄露（GIDL）电流。在基于硅的FET中，亚阈值泄露通常比GIDL电流更大得多。然而，在门控通道中的更小带隙半导体的情况下，GIDL电流能够对Ioff有显著贡献。附图说明通过示例的方式而不是通过限制的方式在附图中图示了本文中描述的内容。为了图示的简洁和清楚，图中图示的元件不一定按照比例来绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。此外，在适当考虑的情况下，已在各图当中重复参考标记以指示对应或类似的元件。在图中：图1是根据一些实施例的设置在衬底上的高迁移率finFET的平面视图；图2A图示根据一些实施例的穿过图1中描绘的高迁移率finFET的沟道区和源极/漏极区的长度的横截面视图；图2B图示根据一些实施例的穿过图1中描绘的高迁移率finFET的源极/漏极区内的鳍宽度的横截面视图；图2C图示根据一些实施例的穿过图1中描绘的高迁移率finFET的沟道区内的鳍宽度的横截面视图；图2D图示根据一些实施例的穿过图1中描绘的高迁移率finFET的栅极侧壁衬垫区内的鳍宽度的横截面视图；图3A图示根据一些备选实施例的穿过图1中描绘的高迁移率finFET的沟道区和源极/漏极的长度的横截面视图；图3B图示根据一些备选实施例的穿过图1中描绘的高迁移率finFET的源极/漏极区内的鳍宽度的横截面视图；图3C图示根据一些备选实施例的穿过图1中描绘的高迁移率finFET的沟道区内的鳍宽度的横截面视图；图4A图示根据一些备选实施例的穿过平面高迁移率FET的沟道区和源极/漏极的长度的横截面视图；图4B图示根据一些备选实施例的穿过平面高迁移率FET的源极/漏极区的横截面视图；图4C图示根据一些备选实施例的穿过平面高迁移率finFET的沟道区的横截面视图；图5图示根据一些备选实施例的穿过纳米线高迁移率FET的沟道区和源极/漏极的长度的横截面视图；图6是根据一些实施例的图示制造具有宽带隙半导体源极/漏极衬垫的高迁移率finFET的方法的流程图；图7A、7B、7C、7D、7E和7F图示根据一些实施例的当执行图6中图示的方法时展开的穿过高迁移率finFET的沟道区和源极/漏极区的长度的横截面视图；图8A、8B、8C、8D、8E和8F图示根据一些实施例的当执行图6中图示的方法时展开的穿过高迁移率finFET的区内的鳍结构的宽度的横截面视图；图9图示根据本专利技术的实施例的采用包括多个高迁移率finFET（其包括宽带隙III-V半导体源极/漏极衬垫）的SoC的移动计算平台和数据服务器机器；以及图10是根据本专利技术的实施例的电子计算设备的功能框图。具体实施方式参考所附的图来描述一个或多个实施例。虽然详细描绘和讨论了具体配置和布置，但是应该理解这样做仅为了说明性目的。相关领域的技术人员将认识到在不脱离该描述的精神和范围的情况下其他配置和布置是可能的。对于相关领域的技术人员将显然的是，可以在除了本文中详细描述的内容以外的各种其他系统和应用中采用本文中描述的技术和/或布置。在下面的详细描述中，参考附图，其形成本文的一部分并且图示示例性实施例。此外，要理解，可利用其他实施例并且可在不脱离所要求保护的主题的范围的情况下做出结构和/或逻辑改变。还应该指出，可以使用例如上、下、顶部、底部等等的方向和参考，仅仅为了便于描述绘图中的特征。因此，不要以限制的意义来理解下面的详细描述，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。在下面的描述中，阐述许多细节，然而，对于本领域技术人员将显然的是，可在没有这些具体细节的情况下实践本专利技术。在一些情况下，以框图形式而不是详细地示出公知的方法和设备，以避免使本专利技术模糊。遍及该说明书对“实施例”或“一个实施例”或“一些实施例”的参考意指：结合该实施例描述的特定特征、结构、功能或特性被包括在本专利技术的至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”或“一些实施例”在遍及该说明书的各个地方中的出现不一定指代本专利技术的同一实施例。此外，该特定特征、结构、功能或特性可以以任何适当的方式被组合在一个或多个实施例中。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性没有互相排斥的任何地方，这两个实施例可以组合。如在本描述和所附权利要求中所使用的，意图使单数形式“一”、“一个”、“该”也包括复数形式，除非上下文另外明确指出。还将理解，如本文中所使用的术语“和/或”指代并包括相关联的所列项中的一个或多个的任何和所有可能组合。可以在本文中使用术语“耦合”和“连接”连同它们的派生词以描述各部件之间的功能或结构关系。应该理解，这些术语不意图作为彼此的同义词。相反，在特定实施例中，“连接”可被用来指示两个或更多元件处于与彼此的直接物理、光或电接触。“耦合”可被用来指示两个或更多元件处于与彼此的直接或间接（在它们之间具有其他居间元件）物理或电接触，以及/或者两个或更多元件彼此协作或互相作用（例如，如处于一种因果关系中）。如在本文中所使用的术语“在…上面”、“在…下面”、“在…之间”和“在…上”指代一个部件或材料相对于其他部件或材料的相对位置，在这里此类物理关系是值得注意的。例如，在材料的上下文中，设置在另一个上面或下面的一种材料或材料可以直接接触，或者可以具有一种或多种居间材料，此外，设置在两种或多种材料之间的一种材料可以与两个层直接接触或者可以具有一个或多个居间层。相比之下，在第二种材料或材料“上”的第一种材料或材料与第二种材料/材料直接接触。在部件装配的上下文中做出相似区别。如遍及本描述以及在权利要求中所使用的，通过术语“…中的至少一个”或“…中的一个或多个”结合的项的列表可以意指所列项的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A和B和C。在下面进一步描述的实施例中，将第一半导体材料用于晶体管沟道区。对于此类沟道材料，载流子迁移率可能比硅的载流子迁移率更高，并且带隙比硅的带隙更低。断态泄漏也可能比类似沟道长度的参考硅FET的更显著。用来降低给定沟道长度的断态泄露的技术和晶体管架构是采用高迁移率半导体材料系统来扩展摩尔定律的重要方面。不是简单地实现更高个别晶体管性能（例如高Ft），而是实现断态泄露中的降低进一步实现横向缩放以及更大的晶体管密度。在本文中描述的一些实施例中，采用宽带隙衬垫来限制对于期望沟道长度的晶体管泄露电流。在另外的实施例中，至少在沟道区的漏极侧上合并宽带隙半导体衬垫。在一些有利的实施例中，利用该宽本文档来自技高网...

【技术保护点】
一种单片高迁移率场效应晶体管，包括：设置在包括第一III‑V半导体材料的沟道区之上的栅极电极；半导体源极区和半导体漏极区，每一个都包括掺杂成相同导电类型的第二III‑V半导体材料；以及设置在半导体沟道区和至少该半导体漏极区之间的第一半导体衬垫，该第一半导体衬垫包括具有从第一III‑V半导体材料的电荷载流子阻挡带偏移的第三III‑V半导体材料。

【技术特征摘要】
【国外来华专利技术】1.一种单片高迁移率场效应晶体管，包括：设置在包括第一III-V半导体材料的沟道区之上的栅极电极；半导体源极区和半导体漏极区，每一个都包括掺杂成相同导电类型的第二III-V半导体材料；以及设置在半导体沟道区和至少该半导体漏极区之间的第一半导体衬垫，该第一半导体衬垫包括具有从第一III-V半导体材料的电荷载流子阻挡带偏移的第三III-V半导体材料。2.根据权利要求1所述的晶体管，进一步包括设置在沟道区和半导体源极区之间的第二半导体衬垫，该第二半导体衬垫也包括第三III-V半导体材料。3.根据权利要求1所述的晶体管，其中：该源极和漏极区在横向上通过居间栅极侧壁衬垫而与栅极电极的相对侧壁间隔开；第一和第二III-V半导体材料之间的第一异质结被设置在栅极电极下面或栅极侧壁衬垫下面；以及第一半导体衬垫具有至少等于鳍的横截面面积的横截面面积。4.根据权利要求3所述的晶体管，其中：第一半导体材料包括设置在第四III-V化合物半导体材料的子鳍之上的第一III-V化合物半导体材料的鳍，该子鳍被设置在第一III-V化合物半导体和衬底之间；以及该半导体漏极区被设置在子鳍之上，第二III-V半导体材料通过第一半导体衬垫与第四III-V化合物半导体分隔。5.根据权利要求1所述的晶体管，其中该半导体衬垫具有小于20nm的膜厚度。6.根据权利要求5所述的晶体管，其中该半导体衬垫包括2-5nm厚度的第三III-V半导体材料。7.根据权利要求1所述的晶体管，其中该第三半导体材料具有比第一半导体材料的导带能量高至少0.1eV的导带能量。8.根据权利要求7所述的晶体管，其中：该第一和第二III-V半导体材料二者都包括Ga合金或As合金，并且以下各项中的至少一个：第一III-V半导体具有比第二III-V半导体材料更高的In或Sb浓度；或第二III-V半导体材料具有比第一III-V半导体材料更高的Al或P浓度；或者该第一和第二III-V半导体材料中的一个是InP并且第一和第二III-V半导体材料中的另一个是Ga合金或As合金；或者该第一和第二III-V半导体材料二者都包括In合金或P合金，并且以下各项中的至少一个：该第一III-V半导体具有比第二III-V半导体材料更高的As浓度；或该第二III-V半导体材料具有比第一III-V半导体材料更高的Al或Ga浓度。9.根据权利要求7所述的晶体管，其中：该第一和第二III-V半导体材料二者都包括Ga合金或As合金，第一III-V半导体具有比第二III-V半导体材料更高的In浓度。10.根据权利要求9所述的晶体管，其中：该第一III-V半导体材料包括In0.53Ga0.47As；该第二III-V半导体材料包括InxGa1-xAs合金，在这里x不大于0.4；以及该第三III-V半导体材料包括与InxGa1-xAs合金，在这里x不大于0.8。11.根据权利要求1所述的晶体管，其中：该衬底是单晶硅；该半导体沟道区和半导体衬垫区是单晶；该栅极侧壁衬垫包括设置在栅极电极和沟道半导体之间的高K栅极绝缘体；以及该栅极电极包括金属栅极电极。12.一种CMOS集成电路（IC），包括：硅衬底；设置在衬底的...

【专利技术属性】
技术研发人员：G杜威，W拉赫马迪，MV梅茨，CS莫哈帕特拉，ST马，JT卡瓦列罗斯，AS墨菲，T加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US