半导体器件制造技术

本公开提供了半导体器件。一种半导体器件至少包括第一线图案、栅电极、半导体图案、栅绝缘层和第一间隔物。第一线图案在衬底上并与衬底分隔开。栅电极围绕第一线图案并交叉第一线图案。半导体图案在第一线图案的两侧，并且半导体图案包括交叠第一线图案的部分。栅绝缘层设置在栅电极与第一线图案之间，并且栅绝缘层围绕第一线图案。第一间隔物在第一线图案与衬底之间，并且第一间隔物在栅绝缘层与半导体图案之间。

【技术实现步骤摘要】
半导体器件
本公开涉及半导体器件以及制造该半导体器件的方法。
技术介绍
多栅极晶体管(多桥-沟道纳米片器件(multi-bridge-channelnanosheetdevice))已经被提出作为用于增大半导体器件的密度的按比例缩小技术，在该多栅极晶体管中纳米线硅主体形成在衬底上并且栅极形成为围绕硅主体。
技术实现思路
根据示例实施方式，多栅极晶体管(多桥-沟道纳米片器件)使用三维(3D)沟道，因而可以按比例缩放。示例实施方式的多栅极晶体管(多桥-沟道纳米片器件)在以下方面也是有效的：(i)增强电流控制能力而无需增大多栅极晶体管的栅极长度，(ii)抑制或减小短沟道效应(SCE)即漏电压对沟道区的电位的影响。根据一示例实施方式，一种半导体器件包括：在衬底上的第一线图案，第一线图案与衬底分隔开；围绕并交叉第一线图案的栅电极；在第一线图案的至少两侧的半导体图案，半导体图案包括与第一线图案交叠的第一部分；在栅电极与第一线图案之间的栅绝缘层，栅绝缘层围绕第一线图案；以及在第一线图案与衬底之间的第一间隔物，第一间隔物在栅绝缘层与半导体图案之间。根据一示例实施方式，一种半导体器件包括：在衬底上的第一线图案，第一线图案与衬底分隔开；围绕并交叉第一线图案的栅电极；在第一线图案的至少两侧的半导体图案；在栅电极与第一线图案之间的栅绝缘层，栅绝缘层围绕第一线图案；以及在第一线图案与衬底之间的第一间隔物，第一间隔物在栅绝缘层与半导体图案之间，第一间隔物包括相对于衬底从第一线图案延伸的第一侧壁和第二侧壁，其中第一侧壁和第二侧壁中的至少一个相对于栅电极是凸起的。根据一示例实施方式，一种半导体器件包括：在衬底上的线图案，线图案与衬底分隔开；围绕并交叉线图案的栅电极；在线图案的第一侧和第二侧的半导体图案；在栅电极与线图案之间的栅绝缘层；以及在线图案的第二侧的间隔物，该间隔物在半导体图案与栅绝缘层之间。附图说明图1是根据一些示例实施方式的半导体器件的顶视图。图2是沿图1的线A-A'截取的示例截面图。图3是沿图1的线B-B'截取的示例截面图。图4是沿图1的线C-C'截取的示例截面图。图5是沿图1的线D-D'截取的示例截面图。图6是图2的区域J的放大图。图7是沿图1的线A-A'截取的示例截面图。图8是图7的区域K的放大图。图9是沿图1的线A-A'截取的示例截面图。图10和图11是沿图1的线B-B'截取的示例截面图。图12是图9的区域L的放大图。图13是沿图1的线A-A'截取的示例截面图。图14是图13的区域M的放大图。图15至图17b是沿图1的线A-A'截取的示例截面图。图18是沿图1的线B-B'截取的示例截面图。图19是沿图1的线C-C'截取的示例截面图。图20是沿图1的线D-D'截取的示例截面图。图21和图22是沿图1的线A-A'截取的示例截面图。图23和图24是沿图1的线B-B'截取的示例截面图。图25是沿图1的线A-A'截取的示例截面图。图26至图33是示出制造根据一些示例实施方式的半导体器件的方法的中间步骤的截面图。图34是包括通过图26至图33的方法获得的半导体器件的系统芯片(SoC)系统的方框图。具体实施方式现在将在下文参照附图更充分地描述专利技术构思，附图中示出了专利技术构思的示例实施方式。然而，专利技术构思可以以不同的形式来实施，而不应被解释为限于这里阐述的示例实施方式。更确切地，示例实施方式被提供使得本公开将是彻底的且完整的，并将向本领域技术人员充分传达专利技术构思的范围。相同的附图标记在说明书通篇指示相同的部件。在附图中，为了清楚起见，层和区域的厚度被夸大。为了方便起见，层间电介质层没有在附图中示出。在下文将参照图1至图6描述根据一些示例实施方式的半导体器件。图1是根据一些示例实施方式的半导体器件的顶视图。图2是沿图1的线A-A'截取的示例截面图。图3是沿图1的线B-B'截取的示例截面图。图4是沿图1的线C-C'截取的示例截面图。图5是沿图1的线D-D'截取的示例截面图。图6是图2的区域J的放大图。参照图1至图6，根据本示例实施方式的半导体器件可以在有源区101中包括半导体图案161、栅电极140和栅间隔物151。例如，衬底100可以是体硅(Si)衬底或绝缘体上硅(SOI)衬底。可选地，衬底100可以是Si衬底，或者可以包括另外的材料，诸如例如硅锗(SiGe)、铟锑化物(InSb)、铅碲化物(PbTe)、铟砷化物(InAs)、铟磷化物(InP)、镓砷化物(GaAs)或镓锑化物(GaSb)。可选地，衬底100可以包括形成在基底衬底上的外延层。图3中示出的鳍型图案110可以从衬底100凸出。场绝缘层105可以至少部分地围绕鳍型图案110的侧壁。鳍型图案110可以由场绝缘层105限定。例如，场绝缘层105可以包括氧化物层、氮化物层、氮氧化物层及其组合中的一种。图5将鳍型图案110的侧壁示出为被场绝缘层105围绕，但是本公开不限于此。场绝缘层105的顶表面被示出为突出超过鳍型图案110的顶表面，但是本公开不限于此。例如，从衬底100到场绝缘层105的顶表面的高度可以与从衬底100到鳍型图案110的顶表面的高度相同。鳍型图案110可以在第二方向X2上延伸得长。也就是，例如，鳍型图案110可以具有在第二方向X2上延伸的长侧以及在第一方向X1上延伸的短侧。鳍型图案110可以通过蚀刻衬底100的部分形成，或者可以包括从衬底100生长的外延层。鳍型图案110可以包括元素半导体材料，诸如例如硅(Si)或锗(Ge)。鳍型图案110还可以包括化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。例如，鳍型图案110可以包括IV-IV族化合物半导体，诸如由碳(C)、Si、Ge和锡(Sn)中的至少两种组成的二元或三元化合物，或通过用IV族元素掺杂该二元或三元化合物获得的化合物。例如，鳍型图案110可以包括III-V族化合物半导体，诸如通过将从铝(Al)、镓(Al)和铟(In)中选择的至少一种III族元素与从磷(P)、砷(As)和锑(Sb)中选择的一种V族元素组合而获得的二元、三元或四元化合物。在下面的描述中，假设鳍型图案110包括Si。场绝缘层105可以形成为不与有源区101交叠，但是本公开不限于此。例如，场绝缘层105可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。仍然参照图5，层间电介质层可以形成在栅电极140上。例如，层间电介质层可以包括低介电常数材料、氧化物层、氮化物层和氮氧化物层中的至少一种。例如，低介电常数材料可以是可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、非掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)、可流动化学气相沉积(FCVD)氧化物或其组合。如图6所示，第一牺牲图案171可以形成在衬底100上以在与栅电极140相同的方向上延伸。第一牺牲图案171可以形成在衬底100的其中不形成栅电极140的部分上。第一牺牲图案171还可以形成在与半导体图案161垂直交叠的区域中。第一牺牲图案171还可以形成在衬底100与半导体图案161之本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一线图案，在衬底上，所述第一线图案与所述衬底分隔开；栅电极，围绕所述第一线图案并交叉所述第一线图案；半导体图案，在所述第一线图案的至少两侧，所述半导体图案包括第一部分，所述第一部分交叠所述第一线图案；栅绝缘层，在所述栅电极与所述第一线图案之间，并且所述栅绝缘层围绕所述第一线图案；以及第一间隔物，在所述第一线图案与所述衬底之间，并且所述第一间隔物在所述栅绝缘层与所述半导体图案之间。

【技术特征摘要】
2016.10.20 US 15/298,7461.一种半导体器件，包括：第一线图案，在衬底上，所述第一线图案与所述衬底分隔开；栅电极，围绕所述第一线图案并交叉所述第一线图案；半导体图案，在所述第一线图案的至少两侧，所述半导体图案包括第一部分，所述第一部分交叠所述第一线图案；栅绝缘层，在所述栅电极与所述第一线图案之间，并且所述栅绝缘层围绕所述第一线图案；以及第一间隔物，在所述第一线图案与所述衬底之间，并且所述第一间隔物在所述栅绝缘层与所述半导体图案之间。2.如权利要求1所述的半导体器件，其中所述第一间隔物包括侧面，所述侧面在所述第一间隔物与所述栅绝缘层之间，并且所述侧面是弯曲的。3.如权利要求2所述的半导体器件，其中所述侧面相对于所述栅电极是凸起的。4.如权利要求1所述的半导体器件，其中所述第一间隔物包括面对所述半导体图案的侧面，并且所述第一间隔物的所述侧面是弯曲的。5.如权利要求4所述的半导体器件，其中所述第一间隔物的所述侧面相对于所述栅电极是凸起的。6.如权利要求1所述的半导体器件，其中，所述第一间隔物具有第一厚度和第二厚度，所述第一间隔物在第一位置具有所述第一厚度，所述第一间隔物在第二位置具有所述第二厚度，所述第一厚度不同于所述第二厚度；并且所述第一位置距离所述第一线图案的末端第一距离，所述第二位置距离所述第一线图案的所述末端第二距离，所述第二距离大于所述第一距离。7.如权利要求6所述的半导体器件，其中所述第一间隔物的所述第一厚度小于所述第一间隔物的所述第二厚度。8.如权利要求1所述的半导体器件，还包括：多个下间隔物图案，所述多个下间隔物图案包括第一下间隔物图案和第二下间隔物图案，所述第一下间隔物图案和所述第二下间隔物图案在所述衬底与所述半导体图案之间，所述第一下间隔物图案和所述第二下间隔物图案彼此间隔开。9.如权利要求1所述的半导体器件，还包括：第一牺牲图案，在所述衬底与所述半导体图案之间，所述半导体图案接触所述第一牺牲图案。10.如权利要求1所述的半导体器件，还包括：第二线图案，在所述第一线图案上，所述第二线图案与所述第一线图案分隔开，其中，所述栅电极围绕所述第二线图案，所述半导体图案在所述第二线图案的至少两侧，所述栅绝缘层在所述栅电极与所述第二线图案之间，并且所述栅绝缘层围绕所述第二线图案，并且所述半导...

【专利技术属性】
技术研发人员：徐东灿，卓容奭，朴起宽，朴美善，梁炆承，李承勋，P唐，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR