屏蔽栅沟槽功率MOSTET器件及其制造方法技术

本发明专利技术公开了一种屏蔽栅沟槽功率MOSTET器件，单元区的栅极结构包括：多个第一深沟槽，在第一深沟槽中形成有底部介质层、源极多晶硅栅、栅介质层、多晶硅栅和多晶硅间介质层；和所有第一深沟槽相连通的第二深沟槽，两深沟槽的工艺条件相同，在第二深沟槽中形成有底部介质层和源极多晶硅，第二深沟槽中的源极多晶硅的两侧被底部介质层保护，在第二深沟槽的顶部形成有第一接触孔，第一接触孔的宽度大于等于第二深沟槽的宽度且第一接触孔的底部和第二深沟槽的源极多晶硅接触并实现将各第一深沟槽的所述源极多晶硅引出。本发明专利技术还公开了一种屏蔽栅沟槽功率MOSTET器件的制造方法。本发明专利技术能不增加额外的光刻工艺引出较细的源极多晶硅。

【技术实现步骤摘要】
屏蔽栅沟槽功率MOSTET器件及其制造方法
本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅(ShieldGateTrench，SGT)沟槽功率MOSTET器件；本专利技术还涉及一种屏蔽栅沟槽功率MOSTET器件的制造方法。
技术介绍
如图1所示，是现有第一种屏蔽栅沟槽功率MOSTET器件的器件结构示意图；屏蔽栅沟槽功率MOSTET器件包括有源区、栅总线和终端区，有源区中用于形成器件的单元结构，终端区则在有源区的周侧。以N型器件为例说明如下，器件结构包括：由N型掺杂的半导体衬底如硅衬底101组成的漂移区101，在漂移区101的表面的选定区域形成有P阱组成的体区105，在体区105的表面形成有由N+区组成的源区106。栅极结构包括形成于沟槽的底部表面和侧面的底部介质层如氧化层102，底部介质层102形成的间隙中填充有源极多晶硅103。源极多晶硅103顶部两侧的底部介质层102被去除形成顶部沟槽，在顶部沟槽的半导体衬底的侧面形成有栅介质层如栅氧化层以及在源极多晶硅103的侧面形成有多晶硅间介质层；多晶硅栅104填充于顶部沟槽中。在栅极总线区域的在多晶硅栅104的顶部形成有穿本文档来自技高网...

【技术保护点】
一种屏蔽栅沟槽功率MOSTET器件，其特征在于，器件单元区的栅极结构包括：形成于半导体衬底中的多个第一深沟槽，在所述第一深沟槽的底部表面和侧面形成有底部介质层；所述底部介质层未将所述第一深沟槽完全填充而在所述第一深沟槽的中央区域形成有间隙区；在所述间隙区中填充源极多晶硅；位于所述第一深沟槽顶部区域的侧面的所述底部介质层被去除并在所述第一深沟槽的顶部区域的所述源极多晶硅的两侧形成有顶部沟槽；栅介质层形成于所述顶部沟槽的位于所述半导体衬底一侧的侧面上，所述顶部沟槽的位于所述源极多晶硅一侧的侧面上形成有多晶硅间介质层；在侧面形成有所述栅介质层和所述多晶硅间介质层的所述顶部沟槽中填充有多晶硅栅；至少一...

【技术特征摘要】
1.一种屏蔽栅沟槽功率MOSTET器件，其特征在于，器件单元区的栅极结构包括：形成于半导体衬底中的多个第一深沟槽，在所述第一深沟槽的底部表面和侧面形成有底部介质层；所述底部介质层未将所述第一深沟槽完全填充而在所述第一深沟槽的中央区域形成有间隙区；在所述间隙区中填充源极多晶硅；位于所述第一深沟槽顶部区域的侧面的所述底部介质层被去除并在所述第一深沟槽的顶部区域的所述源极多晶硅的两侧形成有顶部沟槽；栅介质层形成于所述顶部沟槽的位于所述半导体衬底一侧的侧面上，所述顶部沟槽的位于所述源极多晶硅一侧的侧面上形成有多晶硅间介质层；在侧面形成有所述栅介质层和所述多晶硅间介质层的所述顶部沟槽中填充有多晶硅栅；至少一个和所有所述第一深沟槽相连通的第二深沟槽，所述第二深沟槽和所述第一深沟槽的工艺条件相同，在所述第二深沟槽中形成有和所述第一深沟槽中相同的所述底部介质层以及所述源极多晶硅，所述第二深沟槽中的所述源极多晶硅和所述第一深沟槽中的所述源极多晶硅相连接，所述第二深沟槽中的所述源极多晶硅的两侧被所述底部介质层保护，在所述第二深沟槽的顶部形成有第一接触孔，所述第一接触孔的宽度大于等于所述第二深沟槽的宽度且所述第一接触孔的底部和所述第二深沟槽的所述源极多晶硅接触并实现将各所述第一深沟槽的所述源极多晶硅引出。2.如权利要求1所述的屏蔽栅沟槽功率MOSTET器件，其特征在于：所述半导体衬底为第一导电类型掺杂，在所述半导体衬底表面形成有第二导电类型的阱区，所述多晶硅栅穿过所述阱区，被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道；在所述阱区表面形成有第一导电类型重掺杂的源区；在所述半导体衬底的正面还形成有层间膜、所述第一接触孔、第二接触孔、第三接触孔和正面金属层，源极和栅极由对所述正面金属层进行光刻刻蚀形成，所述源极通过所述第二接触孔和所述源区接触，所述栅极通过第三接触孔和所述多晶硅栅接触；漏区由形成于减薄后的所述半导体衬底背面的第一导电类型重掺杂区组成，在所述漏区的背面形成背面金属层作为漏极。3.如权利要求2所述的屏蔽栅沟槽功率MOSTET器件，其特征在于：所述第二接触孔穿过所述源区和所述阱区接触。4.如权利要求3所述的屏蔽栅沟槽功率MOSTET器件，其特征在于：所述第二接触孔的底部形成有第二导电类型重掺杂的阱区接触区。5.如权利要求1所述的屏蔽栅沟槽功率MOSTET器件，其特征在于：所述底部介质层为氧化层，所述栅介质层为氧化层。6.如权利要求2所述的屏蔽栅沟槽功率MOSTET器件的制造方法，其特征在于：屏蔽栅沟槽功率MOSTET器件为N型器件，第一导电类型为N型，第二导电类型为P型，所述半导体衬底为N型掺杂；或者，屏蔽栅沟槽功率MOSTET器件为P型器件，第一导电类型为P型，第二导电类型为N型，所述半导体衬底为P型掺杂。7.如权利要求1至6中任一权利要求所述的屏蔽栅沟槽功率MOSTET器件，其特征在于：所述半导体衬底为硅衬底。8.一种屏蔽栅沟槽功率MOSTET器件的制造方法，其特征在于，器件单元区的栅极结构采用如下步骤形成：步骤一、提供一半导体衬底，采用光刻刻蚀工艺在所述半导体衬底中形成多个第一深沟槽以及至少一个第二深沟槽；步骤二、在所述第一深沟槽的底部表面和侧面形成底部介质层；所...

【专利技术属性】
技术研发人员：颜树范，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31