命令窗口生成器和具有命令窗口生成器的存储器装置制造方法及图纸

提供一种命令窗口生成器和一种具有命令窗口生成器的存储器装置。所述命令窗口生成器被配置为：通过使用写入路径电路和写入路径复制电路，通过将输入到写入路径电路的时钟信号与输出到写入路径复制电路的时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来生成命令窗口以对应于数据窗口。延迟窗口可以对应于写入数据的突发长度。

【技术实现步骤摘要】
命令窗口生成器和具有命令窗口生成器的存储器装置本申请要求于2016年7月5日在韩国知识产权局提交的第10-2016-0085067号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
本专利技术构思涉及一种半导体装置，更具体地，涉及一种命令窗口生成器和包括命令窗口生成器的存储器装置。
技术介绍
在动态随机存取存储器(DRAM)中，延时(latency)定义为在施加命令和执行与该命令对应的操作之间的等待时间。当将写入命令输入到DRAM时，DRAM锁存在写入命令经过写入延时(WL)之后输入到数据输入电路的写入数据。为了锁存写入数据而没有数据丢失，用于锁存写入数据的写入命令窗口比可用于锁存数据的写入数据窗口宽。当写入延时具有大的值时，数据输入电路因较宽的写入命令窗口而被不必要地驱动，从而导致电流损耗的增大。
技术实现思路
专利技术构思的至少一个实施例提供生成设置在数据窗口上的命令窗口的命令窗口生成器。专利技术构思的至少一个实施例提供包括命令窗口生成器的存储器装置。根据专利技术构思的示例，提供一种命令窗口生成器，被配置为在接收到命令的一定的延时之后生成用于处理与所述命令相关联的数据的命令窗口。命令窗口生成器包括时钟冻结器电路、第一电路、第二电路和延迟测量电路。冻结电路被配置为接收从输入时钟信号分频出的第一时钟信号并且从第一时钟信号生成第二时钟信号。第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段。第一电路被配置为接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号。第二电路具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号。延迟测量电路被配置为接收第二时钟信号和第三时钟信号作为输入，通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成延迟信号，并且使用延迟信号生成命令窗口以对应于数据的数据窗口。根据专利技术构思的示例性实施例，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；时钟缓冲器，被配置为响应于输入到时钟缓冲器的时钟信号CLK而生成内部时钟信号；命令解码器，被配置为通过对接收的与内部时钟信号同步的命令进行解码来生成命令信号；命令窗口生成器，被配置为在接收到命令的一定延时之后生成用于处理与所述命令相关联的数据的命令窗口；以及输入和输出缓冲器，被配置为响应于命令窗口而接收写入数据并且将写入数据提供给存储器单元阵列，将从存储器单元阵列读取的读取数据提供给数据总线，其中，所述命令窗口生成器被配置为通过使用第一电路和具有第一电路相同的结构并且与第一电路串联连接的第二电路，通过将输入到第一电路的第二时钟信号与从第二电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数来生成延迟信号，并且使用延迟信号来将命令窗口调整为对应于与所述命令相联系的数据的数据窗口。根据专利技术构思的示例性实施例，提供一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；数据锁存器，根据时序控制信号而锁存要被写入到存储器单元阵列的数据，或者锁存从存储器单元读取的数据；时钟分频电路，被配置为对输入时钟信号执行分频操作，以生成第一时钟信号；速止电路(shortstopcircuit)，被配置为将第一时钟信号的一段设置为恒定电平以生成第二时钟信号；第一电路，被配置为接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；第二电路，被配置为接收第一电路的输出作为输入，并且在第一延迟时间之后输出第三时钟信号；第三电路，被配置为通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成时序控制信号。附图说明专利技术构思的实施例将通过下面结合附图进行的详细描述而变得更清楚，在附图中：图1是根据专利技术构思的示例性实施例的包括命令窗口生成器的存储器装置的图；图2是根据专利技术构思的示例性实施例的图1的命令窗口生成器的图；图3A和图3B是根据专利技术构思的示例性实施例的图2的时钟冻结器(clockfreezer)的图；图4是用于描述图2的延迟(delay)测量电路的操作的图；图5是根据专利技术构思的示例性实施例的图2的延时控制电路的图；图6和图7是用于描述图1的存储器装置的操作的图；图8A和图8B是根据专利技术构思的示例性实施例的图1的命令窗口生成器的图；图9至图11是根据专利技术构思的示例性实施例的图1的命令窗口生成器的图；图12是根据专利技术构思的示例性实施例的图1的命令窗口生成器的图；图13是应用根据专利技术构思的实施例的包括命令窗口生成器的存储器装置的移动系统的示例的框图。具体实施方式现在，将在下文中参照附图更充分地描述本专利技术构思，在所述附图中，专利技术的元件被示出。然而，可按照许多不同形式来实施本专利技术构思，并且不应该将本专利技术构思理解为限于在此阐述的示例性实施例。图1是根据专利技术构思的示例性实施例的包括命令窗口生成器140的存储器装置100的图。参照图1，存储器装置100包括时钟缓冲器110、命令缓冲器120、命令解码器130、命令窗口生成器140、存储器单元阵列150、数据输入电路160和数据输出电路170。在一个实施例中，存储器装置100用作同步动态随机存取存储器(SDRAM)。时钟缓冲器110基于输入时钟信号CLK生成内部时钟信号ICLK。内部时钟信号ICLK可以被提供给存储器装置100中的各种电路块。诸如时钟使能信号CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE等的命令信号CMD被输入到命令缓冲器120，并且命令缓冲器120将命令信号CMD提供给命令解码器130。命令解码器130对命令信号CMD进行解码，并且根据解码的命令信号CMD生成控制信号。命令解码器130可以根据读取命令信号CMD生成读取信号RD，根据写入命令信号CMD生成写入信号WR。读取信号RD是用于控制存储器装置100的读取操作的信号，并且可以被提供给存储器装置100中的各种电路块。写入信号WR是用于控制存储器装置100的写入操作的信号，并且可以被提供给存储器装置100中的各种电路块。由命令解码器130生成的写入信号WR可以被提供给命令窗口生成器140并且可以用作标志信号，该标志信号用于在由存储器装置100的标准定义的写入延时WL之后生成对应于突发长度(burstlength，BL)的设置在写入数据窗口上的写入命令窗口WR_WIN。例如，写入命令窗口WR_WIN是指示与写入信号WR对应的写入数据何时可用于数据总线DQ的信号。在一个实施例中，从第一逻辑电平到第二逻辑电平的信号转变指示突发长度的写入数据可用的开始时间。在信号维持第二逻辑电平时，数据可用。一旦信号从第二逻辑电平转变回第一逻辑电平，则数据不再可用。由命令解码器130生成的读取信号RD可以被提供给命令窗口生成器140并且可以用作标志信号，该标志信号用于在由存储器装置100的标准定义的读取延时RL之后生成对应于突发长度BL的设置在读取数据窗口上的读取命令窗口RD_WIN。例如，读取命令窗口RD_WIN是可以指示从存储器单元阵列150读取的与读取信号RD对应的数据何时可用于数据总线DQ的信号。命令窗口生成器140可以基于写入信号WR和内部时钟信号本文档来自技高网...

【技术保护点】
一种命令窗口生成器，被配置为在接收到命令的一定的延时之后生成用于处理与所述命令相关联的数据的命令窗口，所述命令窗口生成器包括：时钟冻结器电路，被配置为：接收从输入时钟信号分频出的第一时钟信号，并且从第一时钟信号生成第二时钟信号，其中，第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段；第一电路，被配置为：接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；第二电路，具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号；以及延迟测量电路，被配置为：接收第二时钟信号和第三时钟信号作为输入，通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成延迟信号，并且使用延迟信号将命令窗口生成为与所述数据的数据窗口对应。

【技术特征摘要】
2016.07.05 KR 10-2016-00850671.一种命令窗口生成器，被配置为在接收到命令的一定的延时之后生成用于处理与所述命令相关联的数据的命令窗口，所述命令窗口生成器包括：时钟冻结器电路，被配置为：接收从输入时钟信号分频出的第一时钟信号，并且从第一时钟信号生成第二时钟信号，其中，第二时钟信号具有与时钟冻结信号的逻辑低段对应的冻结段；第一电路，被配置为：接收第二时钟信号作为输入，并且在第一延迟时间之后输出第二时钟信号；第二电路，具有与第一电路相同的结构，并且被配置为接收第一电路的输出作为输入并且在第一延迟时间之后输出第三时钟信号；以及延迟测量电路，被配置为：接收第二时钟信号和第三时钟信号作为输入，通过将第二时钟信号与第三时钟信号之间的延迟时间转换为输入时钟信号的周期数而生成延迟信号，并且使用延迟信号将命令窗口生成为与所述数据的数据窗口对应。2.根据权利要求1所述的命令窗口生成器，其中，延迟测量电路在从所述延时减去延迟信号的点处生成生成的延时控制信号，并且第一电路接收延时控制信号作为输入，并且在第一延迟时间之后输出命令窗口。3.根据权利要求1所述的命令窗口生成器，其中，延迟测量电路将在第三时钟信号的冻结段中计数出的第二时钟信号的周期数输出为延迟信号，并且将延迟信号的第二时钟信号的周期数转换为输入时钟信号的周期数。4.根据权利要求1所述的命令窗口生成器，其中，所述命令窗口生成器还包括：延时控制电路，被配置为基于所述延时和突发长度来生成延时控制信号，并且延时控制电路被配置为从所述延时在延迟信号的转换的时钟信号的所述周期数之前生成延时控制信号。5.根据权利要求4所述的命令窗口生成器，其中，延时控制信号生成为在对应于突发长度的时段期间被激活。6.根据权利要求5所述的命令窗口生成器，所述命令窗口生成器还包括：一边沿同步电路，被配置为将由第一电路输出的命令窗口设置为使得命令窗口具有在数据窗口之前的输入时钟信号的一个边沿被激活并且在数据窗口之后的输入时钟信号的一个边沿被禁用的窗口。7.根据权利要求1所述的命令窗口生成器，其中，第一电路包括数据写入路径的电路部分和写入命令路径的电路部分。8.根据权利要求1所述的命令窗口生成器，其中，第一电路包括数据读取路径的电路部分和读取命令路径的电路部分。9.一种存储器装置，所述存储器装置包括：存储器单元阵列，包括多个存储器单元；时钟缓冲器，被配置为：响应于输入到时钟缓冲器的时钟信号而生成内部时钟信号；命令解码器，被配置为：通过对接收的与内部时钟信号同步的命令进行解码来生成命令信号；命令窗口生成器，被配置为：在接收到命令的一定延时之后生成用于处理与所述命令相关联的数据的命令窗口；以及输入和输出缓冲器，被配置为：响应于命令窗口而接收写入数据并且将写入数据提供给存储器单元阵列，将从存储器单元阵列读取的读取数据提供给数据总线，其中，命令窗口生成器被配置为：通过使用第一电路和具有与第一电路相同的结构并且与第一电路串联连接的第二电路，通过将输入到第一电路的第二时钟信号与从第二电路输出的第三时钟信号之间的延迟时间转换为内部时钟信号的周期数，来生成延迟信号，并且使用延迟信号来将命令窗口调整为对应于与所述命令相关联的数据的数据窗口。10.根据权利要求9所述的存储器装置，其中，命令窗口生成器包括：时钟冻结器电路，被配置为：接收从内部时钟信号分频出的第一时钟信号，并且从第一...

【专利技术属性】
技术研发人员：姜锡龙，崔训对，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR